KR20000010118A - 반도체 장치의 타이밍 지연 조절장치 - Google Patents
반도체 장치의 타이밍 지연 조절장치 Download PDFInfo
- Publication number
- KR20000010118A KR20000010118A KR1019980030861A KR19980030861A KR20000010118A KR 20000010118 A KR20000010118 A KR 20000010118A KR 1019980030861 A KR1019980030861 A KR 1019980030861A KR 19980030861 A KR19980030861 A KR 19980030861A KR 20000010118 A KR20000010118 A KR 20000010118A
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- timing delay
- timing
- control signal
- unit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
본 발명은 반도체 장치의 타이밍 지연 조절장치에 관한 것으로, 특히 이 장치는 입력 신호를 소정 시간 지연하는 지연부와, 퓨즈의 절단 상태에 따른 제 1 제어신호에 응답하여 입력 신호를 시간 지연없이 전송하는 제 1 전송 트랜지스터, 퓨즈의 연결 상태에 따른 제 2 제어신호에 응답하여 상기 지연부로부터 출력된 지연 신호를 전송하는 제 2 전송 트랜지스터를 가지는 타이밍 지연 선택부와, 상기 타이밍 지연 선택부로부터 전송된 신호를 출력하는 출력부와, 퓨즈의 상태에 따라 제 1 내지 제 2 제어 신호들중에서 어느 한 신호를 발생하여 상기 타이밍 지연 선택부를 제어하는 제어신호 발생부를 구비한다. 따라서, 본 발명은 퓨즈의 절단/연결 상태에 따라 상호 다른 시간 지연을 가지는 지연 경로를 선택할 수 있기 때문에 원하는 지연 시간의 변경을 위한 절차가 간단해질 뿐만 아니라 이로 인한 시간 단축 및 마스크 제작 비용을 줄일 수 있는 잇점을 가진다.
Description
본 발명은 반도체 장치의 타이밍 지연 조절장치에 관한 것으로서, 특히 시간 단축과 마스크 제작 비용을 줄일 수 있는 반도체 장치의 타이밍 지연 조절장치에 관한 것이다.
도 1은 FIB(Focus Ion Beam)을 이용해서 마스크를 변경하여 다른 지연 수단을 선택하도록 하는 종래 기술에 의한 반도체 장치의 타이밍 지연 조절장치를 나타낸 회로도이다.
종래 기술의 반도체 장치의 타이밍 지연 조절장치는 입력 신호(in)를 반전하는 인버터(10)와, 상기 인버터(10)의 신호가 상호 다른 시간 지연을 가지는 제 1 경로(path1), 제 2 경로(path2) 중에서 어느 한 경로로 전송하도록 이를 선택하는 타이밍 지연 선택부(30)와, 상기 타이밍 지연 선택부(30)로부터 전송되는 신호를 버퍼링하여 출력하는 출력부(40)로 구성된다.
여기서, 제 1 경로(path1)는 상기 인버터(10)의 신호를 소정의 타이밍 지연 시간을 주지 않고 전송하며, 제 2 경로(path2)는 상기 인버터(10)의 신호를 제 1 및 제 2 인버터(inv1,inv2)를 거쳐 소정의 타이밍 지연 시간을 두고 전송한다. 그리고, 타이밍 지연 선택부(30)는 제 1 경로(path1)와 제 2 경로(path2)를 선택하기 위한 금속 배선으로 이루어진 제 1 금속 처리점(32) 및 제 2 금속 처리점(34)을 가진다. 또한 출력부(40)는 상기 타이밍 지연 선택부(30)의 출력 단자에 직렬로 연결된 제 3 및 제 4 인버터(inv3,inv4)를 가진다.
상기와 같이 구성된 반도체 장치의 타이밍 지연 조절장치는 회로를 설계할 때 타이밍 마진을 위해 선택적으로 타이밍 지연의 조절이 가능한 타이밍 지연 선택부(30)를 구비하게 된다.
이 장치는 만약 회로 설계시 설정된 제 1 경로(path1)의 타이밍 지연이 웨이퍼의 런(run) 공정시 문제가 있다면 FIB로 해당 타이밍을 확인한 후 이를 보상하기 위해 마스크 공정을 거쳐 다른 시간 지연을 가진 제 2 경로(path2)를 선택해야 한다. 즉, 타이밍 지연 선택부(30)는 제 1 금속 처리점(32)을 절단하고 제 2 금속 처리점(34)을 연결하여 인버터(10)를 통과한 입력 신호(in)가 제 1 및 제 2 인버터(inv1,inv2)를 거쳐 소정의 타이밍 지연 시간을 두고 출력부(40)에 전송하도록 한다.
이러한 반도체 장치의 타이밍 지연 조절장치는 정확한 지연 시간을 확보하기 위해 FIB 실험을 통해서 타이밍을 확인한 후 마스크 변경을 실시해야 하기 때문에 많은 비용과 시간을 소모하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 퓨즈를 사용하므로써 설계자가 원하는 지연 시간을 얻을 뿐만 아니라 시간과 비용을 절감할 수 있는 반도체 장치의 타이밍 지연 조절장치를 제공하는데 있다.
도 1은 FIB(Focus Ion Beam)을 이용해서 마스크를 변경하여 다른 지연 수단을 선택하도록 하는 종래 기술에 의한 반도체 장치의 타이밍 지연 조절장치를 나타낸 회로도,
도 2는 본 발명에 따라 퓨즈의 절단 방식을 이용해서 선택적으로 타이밍을 조절할 수 있는 반도체 장치의 타이밍 지연 조절장치를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
50: 인버터
60: 지연부
70: 타이밍 지연 선택부
80: 제어신호 발생부
90: 출력부
상기 목적을 달성하기 위하여 본 발명의 장치는 입력 신호를 소정 시간 지연하는 지연부와, 퓨즈의 절단 상태에 따른 제 1 제어신호에 응답하여 입력 신호를 시간 지연없이 전송하는 제 1 전송 트랜지스터, 퓨즈의 연결 상태에 따른 제 2 제어신호에 응답하여 상기 지연부로부터 출력된 지연 신호를 전송하는 제 2 전송 트랜지스터를 가지는 타이밍 지연 선택부와, 상기 타이밍 지연 선택부로부터 전송된 신호를 출력하는 출력부와, 퓨즈의 상태에 따라 제 1 내지 제 2 제어 신호들중에서 어느 한 신호를 발생하여 상기 타이밍 지연 선택부를 제어하는 제어신호 발생부를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 상기 타이밍 지연 선택부가 퓨즈의 상태에 따라 상호 다른 시간 지연을 가지는 지연 경로를 선택할 수 있기 때문에 원하는 지연 시간의 변경을 위한 절차가 간단해진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따라 퓨즈의 절단 방식을 이용해서 선택적으로 타이밍을 조절할 수 있는 반도체 장치의 타이밍 지연 조절장치를 나타낸 회로도이다.
입력 신호(in)를 반전하는 인버터(50)와, 상기 인버터(50)의 출력을 소정 시간 지연하는 지연부(60)와, 퓨즈의 절단 상태에 따른 제 1 제어신호에 응답하여 상기 인버터(50)의 신호가 시간 지연없이 전송되는 제 1 경로(path1)를 선택하는 제 1 전송 트랜지스터(72), 퓨즈의 연결 상태에 따른 제 2 제어신호에 응답하여 상기 지연부(60)의 지연 신호가 전송되는 제 2 경로(path2)를 선택하는 제 2 전송 트랜지스터(74)를 가지는 타이밍 지연 선택부(70)와, 퓨즈의 상태에 따라 제 1 내지 제 2 제어 신호들 중에서 어느 한 신호를 발생하여 상기 타이밍 지연 선택부(70)의 제 1 내지 제 2 전송 트랜지스터들(72,74) 중에서 해당 트랜지스터가 턴온되도록 제어하는 제어신호 발생부(80), 및 상기 타이밍 지연 선택부(70)로부터 전송된 신호를 버퍼링하여 출력하는 출력부(90)로 구성된다.
여기서, 상기 지연부(60)는 인버터(10)의 신호가 제 1 및 제 2 인버터(inv11,inv12)를 거쳐 소정의 타이밍 지연 시간을 가지도록 한다.
그리고, 상기 타이밍 지연 선택부(70)의 제 1 전송 트랜지스터(72)는 드레인 및 소스가 공통 연결된 피모스 트랜지스터(TR1)와 엔모스 트랜지스터(TR2)를 가지며, 제 2 전송 트랜지스터(74) 역시 드레인 및 소스가 공통 연결된 엔모스 트랜지스터(TR3)와 피모스 트랜지스터(TR4)를 가진다.
상기 제어신호 발생부(80)는 전원 및 접지 사이에 직렬로 연결된 퓨즈(82), 엔모스 트랜지스터(84)와, 상기 퓨즈(82) 및 엔모스 트랜지스터(84) 사이의 노드로부터 인가된 신호를 버퍼링하는 제 3 및 제 4 인버터(inv13,inv14)와, 상기 제 4 인버터(inv14)의 출력을 다시 반전하는 또 다른 인버터(88)를 가진다. 그리고, 엔모스 트랜지스터(84)의 게이트는 제 3 및 제 4 인버터(inv13,inv14)의 중간 노드에 연결된다.
이때, 상기 제어신호 발생부(80)의 제 4 인버터(inv14) 출력은 제 1 전송 트랜지스터(72)의 엔모스 트랜지스터(TR2)와 제 2 전송 트랜지스터(74)의 피모스 트랜지스터(TR4)에 연결된다. 상기 제어신호 발생부(80)의 인버터(88) 출력은 제 1 전송 트랜지스터(72)의 피모스 트랜지스터(TR1)와 제 2 전송 트랜지스터(74)의 엔모스 트랜지스터(TR3)에 연결된다.
또한 출력부(90)는 상기 타이밍 지연 선택부(70)의 출력 단자에 직렬로 연결된 제 5 및 제 6 인버터(inv15,inv16)를 가진다.
한편, 상기와 같이 구성된 반도체 장치의 타이밍 지연 조절 장치는 다음과 같이 동작한다.
이 장치는 만약 회로 설계시 설정된 제 1 경로(path1)의 타이밍 지연이 웨이퍼의 런(run) 공정시 문제가 없다면 제어신호 발생부(80)는 퓨즈(82)를 절단하지 않고 그대로 사용한다. 그러면 제 4 인버터(inv14)의 출력은 하이 레벨이 되고 인버터(88)의 출력은 로우 레벨이 된다. 이에 타이밍 지연 선택부(70)의 제 1 전송 트랜지스터(72)는 턴온되고 제 2 전송 트랜지스터(74)는 턴오프되어서 제 1 경로(path1)를 선택하게 된다.
다시 말해서, 제 4 인버터(inv14)의 출력에 의해 제 1 전송 트랜지스터(72)의 엔모스 트랜지스터(TR2)는 턴온되는 반면에 제 2 전송 트랜지스터(74)의 피모스 트랜지스(TR4)는 턴오프된다. 상기 인버터(88)의 출력에 의해 제 1 전송 트랜지스터(72)의 피모스 트랜지스터(TR1)는 턴온되며 제 2 전송 트랜지스터(74)의 엔모스 트랜지스터(TR3)는 턴오프된다.
그래서, 상기 타이밍 지연 선택부(70)에 의해 선택된 제 1 경로(path1)를 통해 상기 인버터(50)를 통과한 입력 신호(in)가 소정의 시간 지연없이 출력부(90)로 전송된다.
반면에 회로 설계시 설정된 제 1 경로(path1)의 타이밍 지연이 웨이퍼의 런(run) 공정시 문제가 있다면 제어신호 발생부(80)는 퓨즈(82)를 절단한다. 그러면 제 4 인버터(inv14)의 출력은 로우 레벨이 되고 인버터(88)의 출력은 하이 레벨이 된다. 이에 타이밍 지연 선택부(70)의 제 1 전송 트랜지스터(72)는 턴오프되고 제 2 전송 트랜지스터(74)는 턴온되어서 제 2 경로(path2)를 선택하게 된다.
이에 따라, 상기 타이밍 지연 선택부(70)에 의해 선택된 제 2 경로(path2)를 통해 상기 인버터(50)를 통과한 입력 신호(in)가 지연부(60)를 통해서 소정의 타이밍 지연 시간을 두고 출력부(90)로 전송된다.
상기한 바와 같이 본 발명은, 퓨즈의 절단/연결 상태에 따라 상호 다른 시간 지연을 가지는 지연 경로를 선택할 수 있기 때문에 원하는 지연 시간의 변경을 위한 절차가 간단해질 뿐만 아니라 이로 인한 시간 단축 및 마스크 제작 비용을 줄일 수 있는 잇점을 가진다.
Claims (1)
- 입력 신호를 소정 시간 지연하는 지연부;퓨즈의 절단 상태에 따른 제 1 제어신호에 응답하여 입력 신호를 시간 지연없이 전송하는 제 1 전송 트랜지스터, 퓨즈의 연결 상태에 따른 제 2 제어신호에 응답하여 상기 지연부로부터 출력된 지연 신호를 전송하는 제 2 전송 트랜지스터를 가지는 타이밍 지연 선택부;상기 타이밍 지연 선택부로부터 전송된 신호를 출력하는 출력부; 및퓨즈의 상태에 따라 제 1 내지 제 2 제어 신호들중에서 어느 한 신호를 발생하여 상기 타이밍 지연 선택부를 제어하는 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 장치의 타이밍 지연 조절장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980030861A KR20000010118A (ko) | 1998-07-30 | 1998-07-30 | 반도체 장치의 타이밍 지연 조절장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980030861A KR20000010118A (ko) | 1998-07-30 | 1998-07-30 | 반도체 장치의 타이밍 지연 조절장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000010118A true KR20000010118A (ko) | 2000-02-15 |
Family
ID=19545788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980030861A KR20000010118A (ko) | 1998-07-30 | 1998-07-30 | 반도체 장치의 타이밍 지연 조절장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000010118A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
| KR100675273B1 (ko) * | 2001-05-17 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 |
-
1998
- 1998-07-30 KR KR1019980030861A patent/KR20000010118A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100675273B1 (ko) * | 2001-05-17 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 |
| KR100403342B1 (ko) * | 2001-09-13 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 장치의 타이밍 조절 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6060916A (en) | Operation controller for a semiconductor memory device | |
| KR100657829B1 (ko) | 보상 회로를 구비한 레벨 쉬프터 및 디지털 회로 | |
| KR100649062B1 (ko) | 가변 지연 회로 및 가변 지연 회로를 구비한 반도체 집적회로 | |
| JPH08329822A (ja) | 信号経路選択用のスイッチ回路 | |
| KR20090037617A (ko) | 스큐 보상 회로 | |
| KR20000010118A (ko) | 반도체 장치의 타이밍 지연 조절장치 | |
| JPH1079194A (ja) | スキューロジック回路装置 | |
| JPH10228779A (ja) | 半導体集積回路及び半導体記憶装置 | |
| KR20020032081A (ko) | 글로벌 입·출력라인 선택장치 | |
| KR100244487B1 (ko) | 에이티디 썸회로 | |
| KR100280444B1 (ko) | 데이터출력버퍼 | |
| KR100200501B1 (ko) | 멀티플렉서 | |
| EP1303914B1 (en) | Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal | |
| KR100223737B1 (ko) | 멀티플렉서 | |
| KR100505393B1 (ko) | 출력위상 선택이 가능한 칩 인에이블 버퍼 | |
| KR100428688B1 (ko) | 전원 전압에 따른 지연 장치 | |
| KR100202658B1 (ko) | 메모리 소자의 어드레스 천이 검출 회로 | |
| KR0152906B1 (ko) | 어드레스전송 검출회로 | |
| KR20020028490A (ko) | 센스 증폭기 출력 제어 회로 | |
| KR0137983B1 (ko) | 가용성 지연회로 | |
| KR0157879B1 (ko) | 신호발생기의 신호폭 제어회로 | |
| KR100272526B1 (ko) | 에이티디 펄스 발생장치 | |
| JPH0567949A (ja) | フリツプフロツプ回路 | |
| KR100401511B1 (ko) | 스탠바이 모드 제어회로 및 이를 이용하는 반도체 메모리장치 | |
| JPH1093415A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |