KR20030055994A - 데이터 관리의 효율성을 향상시키며 작은 칩 면적을 갖는ｉｅｅｅ1394 오디오/비디오 인터페이스 장치 - Google Patents

데이터 관리의 효율성을 향상시키며 작은 칩 면적을 갖는ｉｅｅｅ1394 오디오/비디오 인터페이스 장치 Download PDF

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KR20030055994A
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Abstract

데이터 관리의 효율성을 향상시키며 집적회로로 구현될 경우 면적을 작게할 수 있는 IEEE1394 오디오/비디오 인터페이스 장치가 개시된다. 상기 IEEE1394 오디오/비디오 인터페이스 장치에서는, FIFO 메모리들이 DPSF(Dual Port Synchronous FIFO) 대신에 SPAF(Single Port Asynchronous FIFO)로 구성되고 또한 비동기 데이터의 저장을 위한 FIFO 메모리와 동기 데이터의 저장을 위한 FIFO 메모리가 별도로 구비된다. 따라서 집적회로로 구현될 경우 FIFO 메모리들을 제어하기 위한 제어회로의 면적이 작아지며 이에 따라 상기 IEEE1394 오디오/비디오 인터페이스 장치의 칩 면적이 작아지는 장점이 있다. 또한 동기 전송 데이터의 저장을 위한 FIFO 메모리와 동기 수신 데이터의 저장을 위한 FIFO 메모리의 크기들은 고정된다. 따라서 MPEG 데이터나 DV 데이터의 경우 동기 패킷 데이터의 크기가 정해져 있으므로 데이터 관리의 효율성이 향상되는 장점이 있다.

Description

데이터 관리의 효율성을 향상시키며 작은 칩 면적을 갖는 ＩＥＥＥ1394 오디오/비디오 인터페이스 장치{IEEE1394 audio/video interface having small chip size and capable of improving data management efficiency}
본 발명은 시스템들 간의 인터페이스(Interface) 장치에 관한 것으로, 특히 IEEE1394 인터페이스 장치에 관한 것이다.
MPEG 데이터나 DV(Digital Video) 데이터를 인터페이스하는 IEEE1394 인터페이스 장치는 하나의 이중포트 동기식 FIFO(Dual Port Synchronous FIFO, DPSF)를 이용해 비동기 데이터(Asynchronous data)와 동기 데이터(Isochronous data)를 관리한다. 이로 인하여 이와 같은 IEEE1394 인터페이스 장치는 집적회로로 구현될 경우 그 크기가 커지고 데이터 관리의 효율성이 떨어진다.
도 1은 종래의 IEEE1394 인터페이스 장치를 나타내는 블록도이다.
도 1을 참조하면, 종래의 IEEE1394 인터페이스 장치(100)는, 호스트 인터페이스 부(Host interface unit)(11), 응용 인터페이스 부(Application interface unit)(12), 링크 물리층 인터페이스 부(Link-physical layer interface unit)(13), 비동기 데이터 프로세서(Asynchronous data processor)(14), 동기 데이터 프로세서(Isochronous data processor)(15), 하나의 이중포트 동기식 FIFO 메모리(DPSF)(16), 및 콘트롤러(17)를 구비한다.
상기 종래의 IEEE1394 인터페이스 장치(100)에서는, 하나의 이중포트 동기식 FIFO 메모리(16)가 비동기 전송 데이터(Asynchronous transmit data), 비동기 수신 데이터(Asynchronous receive data), 동기 전송 데이터(Isochronous transmit data), 및 동기 수신 데이터(Isochronous receive data) 저장을 위해 공용으로 사용된다. 이중포트 동기식 FIFO 메모리(16) 내에서 비동기 전송 데이터의 저장을 위한 영역(16a), 비동기 수신 데이터의 저장을 위한 영역(16b), 동기 전송 데이터의 저장을 위한 영역(16c), 및 동기 수신 데이터의 저장을 위한 영역(16d)의 크기들은 외부의 호스트 장치(200)에 의해 프로그램된다.
따라서 상기 종래의 IEEE1394 인터페이스 장치에서는 사용자가 비동기 전송 데이터의 저장을 위한 영역(16a), 비동기 수신 데이터의 저장을 위한 영역(16b), 동기 전송 데이터의 저장을 위한 영역(16c), 및 동기 수신 데이터의 저장을 위한영역(16d)의 크기들을 원하는 만큼 조절할 수 있으므로 편리한 측면이 있다. 그러나 MPEG 데이터나 DV 데이터인 경우 패킷 데이터의 크기가 정해져 있으므로 상술한 바와 같이 하나의 FIFO 메모리(16)에서 각 영역들의 크기를 프로그램하는 것은 번거로운 작업이며 데이터 관리의 효율성이 떨어진다.
또한 FIFO 메모리(16)가 이중포트 동기식 FIFO(DPSF)로 구성되고 또한 비동기 전송 데이터, 비동기 수신 데이터, 동기 전송 데이터, 및 동기 수신 데이터의 저장을 위해 공용으로 사용되므로, 집적회로로 구현될 경우 이들을 제어하기 위한 제어회로의 면적이 커지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 데이터 관리의 효율성을 향상시키며 집적회로로 구현될 경우 면적을 작게할 수 있는 IEEE1394 인터페이스 장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 IEEE1394 인터페이스 장치를 나타내는 블록도이다.
도 2는 본 발명에 따른 IEEE1394 인터페이스 장치를 나타내는 블록도이다.
도 3은 도 2에 도시된 본 발명에 따른 IEEE1394 인터페이스 장치에서 FIFO 메모리들의 기입 및 독출동작을 설명하기 위한 도면이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 IEEE1394 인터페이스 장치는, 외부의 호스트 장치와 데이터를 서로 주고 받는 호스트 인터페이스 부, 외부의 오디오/비디오 응용장치와 데이터를 서로 주고 받는 응용 인터페이스 부, 케이블에 연결되는 외부의 물리층(Physical layer)과 데이터를 서로 주고 받는 링크 물리층(Link-physical layer) 인터페이스 부, 상기 링크 물리층 인터페이스 부에 연결되고 비동기 데이터의 전송 및 수신을 제어하는 비동기 데이터 프로세서, 상기 링크 물리층 인터페이스 부에 연결되고 동기 데이터의 전송 및 수신을 제어하는 동기 데이터 프로세서, 상기 호스트 인터페이스 부와 상기 비동기 데이터 프로세서에 연결되고, 상기 호스트 인터페이스 부를 통해 입력되는 비동기 전송 데이터를 저장하고 상기 링크 물리층 인터페이스 부와 상기 비동기 데이터 프로세서를 통해 입력되는 비동기 수신 데이터를 저장하는 비동기 전송 및 수신 FIFO 메모리, 상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 응용 인터페이스 부를 통해 입력되는 동기 전송 데이터를 저장하는 동기 전송 FIFO 메모리, 및 상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 링크 물리층 인터페이스 부와 상기 동기 데이터 프로세서를 통해 입력되는 동기 수신 데이터를 저장하는 동기 수신 FIFO 메모리를 구비하는 것을 특징으로 한다.
본 발명에 따른 IEEE1394 인터페이스 장치는, 상기 호스트 인터페이스 부, 상기 응용 인터페이스 부, 상기 동기 전송용 FIFO 메모리, 및 상기 동기 수신용 FIFO 메모리에 연결되는 양방향 멀티플렉서를 더 구비하고, 테스트동작시 상기 멀티플렉서는 상기 호스트 인터페이스 부와 상기 동기 전송용 FIFO 메모리 사이 또는 상기 호스트 인터페이스 부와 상기 동기 수신용 FIFO 메모리 사이에서 동기 데이터를 전달한다.
상기 비동기 전송 및 수신 FIFO 메모리는 단일 포트 비동기 형 FIFO 메모리로 구성되고 비동기 전송용 및 비동기 수신용을 위해 그 크기가 프로그램 가능하다.
상기 동기 전송 FIFO 메모리 및 상기 동기 수신 FIFO 메모리는 단일 포트 비동기 형 FIFO 메모리로 구성되고 그 크기가 고정되어 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 IEEE1394 인터페이스 장치를 나타내는 블록도이다.
도 2를 참조하면, 본 발명에 따른 IEEE1394 인터페이스 장치는, 호스트 인터페이스 부(21), 응용 인터페이스 부(22), 링크 물리층 인터페이스 부(23), 비동기 데이터 프로세서(24), 동기 데이터 프로세서(25), 비동기 전송 및 수신 데이터의 저장을 위한 FIFO 메모리(26), 동기 전송 데이터의 저장을 위한 FIFO 메모리(27), 동기 수신 데이터의 저장을 위한 FIFO 메모리(28), 멀티플렉서(29), 및 콘트롤러(30)를 구비한다.
특히 본 발명에서는 FIFO 메모리들(26,27,28)이 DPSF 대신에 단일포트 비동기식 FIFO 메모리(Single port asynchronous FIFO, SPAF)로 구성된다. 또한 비동기 데이터의 저장을 위한 FIFO 메모리(26)와 동기 데이터의 저장을 위한 FIFO 메모리(27,28)가 별도로 구비된다. 따라서 집적회로로 구현될 경우 FIFO 메모리들(26,27,28)을 제어하기 위한 제어회로의 면적이 작아지며 이에 따라 본 발명에 따른 IEEE1394 인터페이스 장치의 칩 면적이 작아지게 된다.
한편 FIFO 메모리(26)는 비동기 전송 데이터의 저장 및 비동기 수신 데이터의 저장을 위해 공용으로 사용된다. FIFO 메모리(26) 내에서 비동기 전송 데이터의 저장을 위한 영역, 즉 비동기 전송 FIFO(26a) 및 비동기 수신 데이터의 저장을 위한 영역, 즉 비동기 수신 FIFO(26b)의 크기들은 외부의 호스트 장치(미도시)에 의해 프로그램된다. 반면에 동기 전송 데이터의 저장을 위한 FIFO 메모리(27)와 동기 수신 데이터의 저장을 위한 FIFO 메모리(28)의 크기들은 고정된다. 따라서 MPEG 데이터나 DV 데이터의 경우 동기 패킷 데이터의 크기가 정해져 있으므로 데이터 관리의 효율성이 향상된다.
호스트 인터페이스 부(21)는 외부의 호스트 장치(미도시)와 데이터를 서로 주고 받는다. 응용 인터페이스 부(22)는 MPEG 및 DV 장치와 같은 외부의 오디오/비디오 응용장치와 데이터를 서로 주고 받는다. 링크 물리층 인터페이스 부(23)는 케이블(Cable)에 연결되는 외부의 물리층(Physical layer)(미도시)과 데이터를 서로 주고 받는다. 비동기 데이터 프로세서(24)는 비동기 전송 및 수신 데이터의 저장을 위한 FIFO 메모리(26)와 링크 물리층 인터페이스 부(23)에 연결되고 비동기 데이터의 전송 및 수신을 제어한다. 동기 데이터 프로세서(25)는 동기 전송 데이터의 저장을 위한 FIFO 메모리(27), 동기 수신 데이터의 저장을 위한 FIFO 메모리(28), 및 링크 물리층 인터페이스 부(13)에 연결되고 동기 데이터의 전송 및 수신을 제어한다.
비동기 전송 및 수신 데이터의 저장을 위한 FIFO 메모리(26)는 호스트 인터페이스 부(21)와 비동기 데이터 프로세서(24)에 연결된다. FIFO 메모리(26) 내의비동기 전송 FIFO(26a)는 호스트 인터페이스 부(21)를 통해 입력되는 비동기 전송 데이터를 저장하고, FIFO 메모리(26) 내의 비동기 수신 FIFO(26b)는 링크 물리층 인터페이스 부(23)와 비동기 데이터 프로세서(24)를 통해 입력되는 비동기 수신 데이터를 저장한다.
동기 전송 데이터의 저장을 위한 FIFO 메모리(27)는 응용 인터페이스 부(22)와 동기 데이터 프로세서(25)에 연결되고, MPEG 및 DV 장치와 같은 외부의 오디오/비디오 응용장치로부터 응용 인터페이스 부(22)를 통해 입력되는 동기 전송 데이터를 저장한다. 동기 수신 데이터의 저장을 위한 FIFO 메모리(28)는 응용 인터페이스 부(22)와 동기 데이터 프로세서(25)에 연결되고, 링크 물리층 인터페이스 부(23)와 동기 데이터 프로세서(25)를 통해 입력되는 동기 수신 데이터를 저장한다.
멀티플렉서(29)는 양방향 멀티플렉서로서 호스트 인터페이스 부(22), 응용 인터페이스 부(23), 동기 전송 데이터용 FIFO 메모리(27), 및 동기 수신 데이터용 FIFO 메모리(28)에 연결된다. 멀티플렉서(29)는 정상동작시에는 응용 인터페이스 부(23)와 동기 전송 데이터용 FIFO 메모리(27) 사이 또는 응용 인터페이스 부(23)와 동기 수신 데이터용 FIFO 메모리(28) 사이에서 동기 데이터를 전달하고, 특히 테스트 동작시에는 호스트 인터페이스 부(22)와 동기 전송 데이터용 FIFO 메모리(27) 사이 또는 호스트 인터페이스 부(22)와 동기 수신 데이터용 FIFO 메모리(28) 사이에서 동기 데이터를 전달한다.
동작을 좀더 설명하면, 먼저 외부의 호스트 장치가 호스트 인터페이스 부(21)를 통해 비동기 전송 FIFO(26a)와 비동기 수신 FIFO(26b)의 크기를 정한다.비동기 데이터의 전송동작인 경우, 외부의 호스트 장치가 호스트 인터페이스 부(21)를 통해 해당되는 비동기 전송 패킷(Packet) 데이터를 비동기 전송 FIFO(26a)에 기입한다. 또한 비동기 데이터 프로세서(24)는 링크 물리층 인터페이스 부(23)를 통해 외부의 물리층(미도시)에 버스 리퀘스트(Bus request)를 한다. 그러면 외부의 물리층이 버스 통제권을 잡아 링크 물리층 인터페이스 부(23)를 통해 비동기 데이터 프로세서(24)에 알리고, 비동기 데이터 프로세서(24)는 비동기 전송 FIFO(26a)에 저장된 비동기 전송 패킷 데이터를 받아 링크 물리층 인터페이스 부(23)를 통해 외부로 전송한다.
비동기 데이터의 수신동작인 경우에는, 외부의 물리층이 데이터 수신 상황을 링크 물리층 인터페이스 부(23)를 통해 비동기 데이터 프로세서(24)에 알리고, 그러면 외부로부터 링크 물리층 인터페이스 부(23) 및 비동기 데이터 프로세서(24)를 통해 입력되는 비동기 수신 패킷 데이터가 비동기 수신 FIFO(26b)에 기입된다. 정상적으로 수신이 완료되면 즉 비동기 수신 FIFO(26b)에 기입이 완료되면 호스트 인터페이스 부(21)는 인터럽트(Interrupt)를 이용하여 그 사실을 외부의 호스트 장치에 알린다.
동기 데이터의 전송동작인 경우, MPEG 및 DV 장치와 같은 외부의 오디오/비디오 응용장치가 응용 인터페이스 부(22)를 통해 해당되는 동기 전송 패킷 데이터를 동기 전송용 FIFO 메모리(27)에 기입한다. 또한 동기 데이터 프로세서(25)는 링크 물리층 인터페이스 부(23)를 통해 외부의 물리층에 버스 리퀘스트(Bus request)를 한다. 그러면 외부의 물리층이 버스 통제권을 잡아 링크 물리층 인터페이스부(23)를 통해 동기 데이터 프로세서(25)에 알리고, 동기 데이터 프로세서(25)는 동기 전송용 FIFO 메모리(27)에 저장된 데이터, 즉 외부의 오디오/비디오 장치로부터 수신된 동기 데이터에 1394 헤더(Header) 정보를 붙여 1394 포맷(Format)에 맞추어 링크 물리층 인터페이스 부(23)를 통해 외부로 전송한다.
동기 데이터의 수신동작인 경우에는, 외부의 물리층이 데이터 수신 상황을 링크 물리층 인터페이스 부(23)를 통해 동기 데이터 프로세서(25)에 알린다. 그러면 동기 데이터 프로세서(25)는 외부로부터 링크 물리층 인터페이스 부(23)를 통해 입력되는 동기 수신 패킷 데이터를 받아 헤더 정보를 제거한 다음 그 데이터를 동기 수신용 FIFO 메모리(28)에 기입한다. 정상적으로 수신이 완료되면 즉 동기 수신용 FIFO 메모리(28)에 기입이 완료되면 응용 인터페이스 부(22)를 통해 동기 수신용 FIFO 메모리(28)에 저장된 동기 데이터가 외부의 오디오/비디오 응용장치로 전송된다.
도 3은 도 2에 도시된 본 발명에 따른 IEEE1394 인터페이스 장치에서 FIFO 메모리들(26,27,28)의 기입 및 독출동작을 설명하기 위한 도면이다. 여기에서는 예로서 동기 전송용 FIFO 메모리(27)에 대한 경우가 도시된다.
본 발명에 따른 IEEE1394 인터페이스 장치에서는 시스템 클럭(SCLK)을 분주, 예컨대 2분주하여 기입 및 독출 인에이블 신호(R/W EN)가 만들어지며 이 기입 및 독출 인에이블 신호(R/W EN)에 의해 동기 전송용 FIFO 메모리(27)의 기입 및 독출동작이 제어된다. 예컨대 기입 및 독출 인에이블 신호(R/W EN)의 논리"하이" 구간은 독출동작을 인에이블시키고 논리"로우" 구간은 기입동작을 인에이블시킨다.
따라서 데이터의 전송동작 또는 수신동작시 FIFO 메모리(27)에 기입명령과 독출명령이 동시에 들어오면, 기입 및 독출 인에이블 신호(R/W EN)를 참조하여 현재 상태가 독출 인에이블 구간(논리"하이" 구간)인 경우에는 독출동작을 먼저 처리하고 다음의 기입 인에이블 구간(논리"로우" 구간)에서 기입동작을 처리한다. 반대로 현재 상태가 기입 인에이블 구간(논리"로우" 구간)인 경우에는 기입동작을 먼저 처리하고 다음의 독출 인에이블 구간(논리"하이" 구간)에서 독출동작을 처리한다.
이와 같이 함으로써 FIFO 메모리들(26,27,28)이 DPSF 대신에 SPAF로 구성되더라도 연속적으로 기입동작과 독출동작이 수행될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 IEEE1394 오디오/비디오 인터페이스 장치에서는, FIFO 메모리들이 DPSF 대신에 SPAF로 구성되고 또한 비동기 데이터의 저장을 위한 FIFO 메모리와 동기 데이터의 저장을 위한 FIFO 메모리가 별도로 구비된다. 따라서 집적회로로 구현될 경우 FIFO 메모리들을 제어하기 위한 제어회로의 면적이 작아지며 이에 따라 본 발명에 따른 IEEE1394 인터페이스 장치의 칩 면적이 작아지는 장점이 있다.
또한 동기 전송 데이터의 저장을 위한 FIFO 메모리와 동기 수신 데이터의 저장을 위한 FIFO 메모리의 크기들은 고정된다. 따라서 MPEG 데이터나 DV 데이터의 경우 동기 패킷 데이터의 크기가 정해져 있으므로 데이터 관리의 효율성이 향상되는 장점이 있다.

Claims (11)

  1. 오디오/비디오 인터페이스 장치에 있어서,
    외부의 호스트 장치와 데이터를 서로 주고 받는 호스트 인터페이스 부;
    외부의 오디오/비디오 응용장치와 데이터를 서로 주고 받는 응용 인터페이스 부;
    케이블에 연결되는 외부의 물리층(Physical layer)과 데이터를 서로 주고 받는 링크 물리층(Link-physical layer) 인터페이스 부;
    상기 링크 물리층 인터페이스 부에 연결되고 비동기 데이터의 전송 및 수신을 제어하는 비동기 데이터 프로세서;
    상기 링크 물리층 인터페이스 부에 연결되고 동기 데이터의 전송 및 수신을 제어하는 동기 데이터 프로세서;
    상기 호스트 인터페이스 부와 상기 비동기 데이터 프로세서에 연결되고, 상기 호스트 인터페이스 부를 통해 입력되는 비동기 전송 데이터를 저장하고 상기 링크 물리층 인터페이스 부와 상기 비동기 데이터 프로세서를 통해 입력되는 비동기 수신 데이터를 저장하는 비동기 전송 및 수신 FIFO 메모리;
    상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 응용 인터페이스 부를 통해 입력되는 동기 전송 데이터를 저장하는 동기 전송 FIFO 메모리; 및
    상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 링크 물리층 인터페이스 부와 상기 동기 데이터 프로세서를 통해 입력되는 동기 수신 데이터를 저장하는 동기 수신 FIFO 메모리를 구비하는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  2. 제1항에 있어서, 상기 오디오/비디오 인터페이스 장치는,
    상기 호스트 인터페이스 부, 상기 응용 인터페이스 부, 상기 동기 전송용 FIFO 메모리, 및 상기 동기 수신용 FIFO 메모리에 연결되는 양방향 멀티플렉서를 더 구비하고,
    테스트동작시 상기 멀티플렉서는 상기 호스트 인터페이스 부와 상기 동기 전송용 FIFO 메모리 사이 또는 상기 호스트 인터페이스 부와 상기 동기 수신용 FIFO 메모리 사이에서 동기 데이터를 전달하는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  3. 제1항에 있어서, 상기 비동기 전송 및 수신 FIFO 메모리는 단일 포트 비동기형 FIFO 메모리로 구성되는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  4. 제1항에 있어서, 상기 비동기 전송 및 수신 FIFO 메모리는 비동기 전송용 및 비동기 수신용을 위해 그 크기가 프로그램 가능한 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  5. 제1항에 있어서, 상기 동기 전송 FIFO 메모리는 단일 포트 비동기 형 FIFO 메모리로 구성되는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  6. 제1항에 있어서, 상기 동기 전송 FIFO 메모리는 그 크기가 고정되어 있는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  7. 제1항에 있어서, 상기 동기 수신 FIFO 메모리는 단일 포트 비동기 형 FIFO 메모리로 구성되는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  8. 제1항에 있어서, 상기 동기 수신 FIFO 메모리는 그 크기가 고정되어 있는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  9. 오디오/비디오 인터페이스 장치에 있어서,
    외부의 호스트 장치와 데이터를 서로 주고 받는 호스트 인터페이스 부;
    외부의 오디오/비디오 응용장치와 데이터를 서로 주고 받는 응용 인터페이스 부;
    케이블에 연결되는 외부의 물리층(Physical layer)과 데이터를 서로 주고 받는 링크 물리층(Link-physical layer) 인터페이스 부;
    상기 링크 물리층 인터페이스 부에 연결되고 비동기 데이터의 전송 및 수신을 제어하는 비동기 데이터 프로세서;
    상기 링크 물리층 인터페이스 부에 연결되고 동기 데이터의 전송 및 수신을 제어하는 동기 데이터 프로세서;
    상기 호스트 인터페이스 부와 상기 비동기 데이터 프로세서에 연결되고, 상기 호스트 인터페이스 부를 통해 입력되는 비동기 전송 데이터를 저장하고 상기 링크 물리층 인터페이스 부와 상기 비동기 데이터 프로세서를 통해 입력되는 비동기 수신 데이터를 저장하는 비동기 전송 및 수신 FIFO 메모리;
    상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 응용 인터페이스 부를 통해 입력되는 동기 전송 데이터를 저장하는 동기 전송 FIFO 메모리; 및
    상기 응용 인터페이스 부와 상기 동기 데이터 프로세서에 연결되고, 상기 링크 물리층 인터페이스 부와 상기 동기 데이터 프로세서를 통해 입력되는 동기 수신 데이터를 저장하는 동기 수신 FIFO 메모리를 구비하고,
    상기 FIFO 메모리들은 단일 포트 비동기 형 FIFO 메모리로 구성되고 상기 동기 전송 FIFO 메모리의 크기와 상기 동기 수신 FIFO 메모리의 크기는 고정되어 있는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  10. 제9항에 있어서, 상기 오디오/비디오 인터페이스 장치는,
    상기 호스트 인터페이스 부, 상기 응용 인터페이스 부, 상기 동기 전송용 FIFO 메모리, 및 상기 동기 수신용 FIFO 메모리에 연결되는 양방향 멀티플렉서를 더 구비하고,
    테스트동작시 상기 멀티플렉서는 상기 호스트 인터페이스 부와 상기 동기 전송용 FIFO 메모리 사이 또는 상기 호스트 인터페이스 부와 상기 동기 수신용 FIFO 메모리 사이에서 동기 데이터를 전달하는 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
  11. 제9항에 있어서, 상기 비동기 전송 및 수신 FIFO 메모리는 비동기 전송용 및 비동기 수신용을 위해 그 크기가 프로그램 가능한 것을 특징으로 하는 오디오/비디오 인터페이스 장치.
KR1020010086145A 2001-12-27 2001-12-27 데이터 관리의 효율성을 향상시키며 작은 칩 면적을 갖는ｉｅｅｅ1394 오디오/비디오 인터페이스 장치 KR20030055994A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101462604B1 (ko) * 2008-06-23 2014-11-20 삼성전자주식회사 반도체 장치 및 멀티-칩 패키지

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