KR20190114444A - 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치 - Google Patents

관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치 Download PDF

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KR20190114444A
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Abstract

본 발명의 실시 예에 따른 메모리 장치의 메모리 다이는, 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하고 그리고 버퍼 다이로부터 전송되는 제어 신호에 기초하여, 제 1 관통 전극을 통해 데이터를 버퍼 다이로 출력하는 제 1 FIFO 유닛을 포함할 수 있다. 메모리 장치의 버퍼 다이는, 메모리 다이로부터 제 2 관통 전극을 통해 전송되는 제어 신호에 기초하여, 제 1 FIFO 유닛으로부터 출력되는 데이터를 샘플링하는 제 2 FIFO 유닛, 메모리 다이로부터 제 1 FIFO 유닛까지 그리고 제 1 FIFO 유닛부터 제 2 FIFO 유닛까지의 경로의 레이턴시에 기초하여 지연 코드를 생성하는 캘리브레이션 유닛, 및 읽기 명령 및 지연 코드에 기초하여, 제 3 관통 전극을 통해 메모리 다이로 전송되는 제어 신호를 생성하는 지연 제어 회로를 포함할 수 있다.

Description

관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치{MEMORY DEVICE SAMPLING DATA USING CONTROL SIGNAL TRANSMITTED THROUGH TSV}
본 발명은 메모리 장치에 관한 것으로, 좀 더 상세하게는 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치에 관한 것이다.
메모리 장치의 집적도를 높이기 위해, 다수의 메모리 다이들이 적층될 수 있다. 3차원 구조를 갖는 메모리 장치는 더 많은 데이터를 저장하고 처리할 수 있다. 3차원 구조를 형성하기 위해, 다양한 패키징 기술들이 반도체 다이들에 적용될 수 있다. 특히, 관통 전극(through silicon via; TSV)은 메모리 장치의 소형화 및 고속화에 적합하므로, 관통 전극이 반도체 다이들을 적층하는데 사용될 수 있다.
메모리 다이들간의 PVT(Process, Voltage, Temperature) 변동으로 인하여, 적층된 메모리 다이들로부터 출력되는 신호들의 시점들이 달라질 수 있다. 이러한 출력 시점들의 차이로 인하여 메모리 장치가 고속에서 동작하는데 어려움이 있다. 또한, 이러한 출력 시점들을 보상하는 회로가 메모리 다이들이 적층되는 버퍼 다이에 배치되면, 버퍼 다이의 면적이 증가하는 문제점이 발생할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 읽기 명령을 수신하는 버퍼 다이 및 버퍼 다이로부터 전송되는 읽기 명령을 수신하는 메모리 다이를 포함할 수 있고, 메모리 다이는, 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이 및 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하고 그리고 버퍼 다이로부터 전송되는 제어 신호에 기초하여, 제 1 관통 전극을 통해 데이터를 버퍼 다이로 출력하는 제 1 FIFO 유닛을 포함할 수 있고, 버퍼 다이는, 메모리 다이로부터 제 2 관통 전극을 통해 전송되는 제어 신호에 기초하여, 제 1 FIFO 유닛으로부터 제 1 관통 전극을 통해 출력되는 데이터를 샘플링하는 제 2 FIFO 유닛, 메모리 다이로부터 제 1 FIFO 유닛까지 그리고 제 1 FIFO 유닛부터 제 2 FIFO 유닛까지의 경로의 레이턴시에 기초하여, 지연 코드를 생성하는 캘리브레이션 유닛, 및 읽기 명령 및 지연 코드에 기초하여, 제 3 관통 전극을 통해 메모리 다이로 전송되는 제어 신호를 생성하는 지연 제어 회로를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 읽기 명령을 수신하는 버퍼 다이 및 버퍼 다이로부터 전송되는 읽기 명령을 수신하는 메모리 다이를 포함할 수 있고, 메모리 다이는, 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이, 읽기 명령 및 버퍼 다이로부터 출력되는 지연 코드에 기초하여, 제어 신호를 생성하는 지연 제어 회로, 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하고 그리고 제어 신호에 기초하여, 제 1 관통 전극을 통해 데이터를 버퍼 다이로 출력하는 제 1 FIFO 유닛을 포함할 수 있고, 버퍼 다이는, 메모리 다이로부터 제 2 관통 전극을 통해 전송되는 제어 신호에 기초하여, 제 1 FIFO 유닛으로부터 제 1 관통 전극을 통해 출력되는 데이터를 샘플링하는 제 2 FIFO 유닛 및 버퍼 다이로부터 제 1 FIFO 유닛까지 그리고 제 1 FIFO 유닛부터 제 2 FIFO 유닛까지의 경로의 레이턴시에 기초하여, 지연 코드를 생성하는 캘리브레이션 유닛을 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는, 읽기 명령을 수신하는 버퍼 다이 및 버퍼 다이로부터 전송되는 읽기 명령을 수신하는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은, 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이 및 메모리 셀 어레이로부터 출력되는 데이터를 샘플링하고 그리고 제어 신호에 기초하여, 적어도 하나의 제 1 관통 전극을 통해 데이터를 버퍼 다이로 출력하는 제 1 FIFO 유닛을 포함할 수 있고, 버퍼 다이는, 복수의 메모리 다이들 각각으로부터 적어도 하나의 제 2 관통 전극을 통해 전송되는 제어 신호에 기초하여, 제 1 FIFO 유닛으로부터 적어도 하나의 제 1 관통 전극을 통해 출력되는 데이터를 샘플링하는 제 2 FIFO 유닛 및 메모리 다이로부터 제 1 FIFO 유닛까지 그리고 제 1 FIFO 유닛으로부터 제 2 FIFO 유닛까지의 경로의 레이턴시에 기초하여, 제어 신호의 지연을 나타내는 지연 코드를 생성하는 캘리브레이션 유닛을 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 다이로부터 관통 전극들을 통해 데이터와 샘플링을 위한 신호가 각각 버퍼 다이로 전송될 수 있다. 따라서, 데이터와 샘플링을 위한 신호간의 캡처 마진이 일정하게 유지될 수 있다.
본 발명의 다른 실시 예에 따르면, 메모리 다이들로부터 출력되는 각각의 데이터의 출력 시점들이 동일하게 조정될 수 있다.
본 발명의 또 다른 실시 예에 따르면, 버퍼 다이에 배치되는 FIFO 유닛의 면적이 최소화될 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 도시한다.
도 2는 도 1의 메모리 장치의 버퍼 다이와 제 1 메모리 다이를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 장치의 버퍼 다이와 메모리 다이를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 제 1 FIFO 유닛을 예시적으로 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 도 3의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다.
도 6은 본 발명의 다른 실시 예에 따른 도 3의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다.
도 7은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다.
도 8은 도 7의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다.
도 9는 도 7의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다.
도 10은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다.
도 11은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다.
도 12는 도 1의 메모리 장치의 버퍼 다이와 제 1 메모리 다이를 예시적으로 보여주는 블록도이다.
도 13은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다.
도 14는 도 1의 제 1 및 제 2 메모리 다이들을 예시적으로 보여주는 블록도이다.
도 15는 도 2 내지 도 14의 메모리 장치들로부터 데이터가 출력되는 동작을 예시적으로 보여주는 타이밍도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 도시한다. 전자 장치(10)는 메모리 장치(11), SoC(System on Chip, 13), 및 인터포저(interposer, 15)를 포함할 수 있다.
메모리 장치(11)는 제 1 내지 제 8 메모리 다이들(11_1~11_8) 및 버퍼 다이(11_9)를 포함할 수 있다. 제 1 내지 제 8 메모리 다이들(11_1~11_8)은 버퍼 다이(11_9) 상에 수직 방향으로 순차적으로 적층될 수 있다. 제 1 내지 제 8 메모리 다이들(11_1~11_8)과 버퍼 다이(11_9)는 매트리스 형태로 배열된 관통 전극(through silicon via; TSV)들과 마이크로 범프(micro bump)들을 통해 서로 전기적으로 연결될 수 있다. 관통 전극들과 마이크로 범프들의 위치들은 도 1에서 도시된 것으로 한정되지 않는다.
제 1 내지 제 8 메모리 다이들(11_1~11_8)은 서로 동일하게 제조될 수 있다. 제 1 내지 제 8 메모리 다이들(11_1~11_8)은 스택(stack)을 구성할 수 있다. 도 1에서, 제 1 내지 제 8 메모리 다이들(11_1~11_8)의 개수는 8개로 도시되었으나 본 발명의 범위는 이에 한정되지 않는다. 여기서, 메모리 다이는 코어 다이(core die), 슬레이브 다이(slave die) 등으로 지칭될 수 있고 다이는 칩(chip)으로 지칭될 수도 있다.
버퍼 다이(11_9)는 메모리 장치(11)의 외부에 위치하는 장치(예를 들면, SoC(13))와 통신할 수 있다. 버퍼 다이(11_9)는 SoC(13)로부터 전송되는 어드레스 및 데이터를 제 1 내지 제 8 메모리 다이들(11_1~11_8)로 전송할 수 있고 그리고 제 1 내지 제 8 메모리 다이들(11_1~11_8)로부터 데이터를 수신할 수 있다. 버퍼 다이(11_9)는 제 1 내지 제 8 메모리 다이들(11_1~11_8)과 SoC(13)간의 인터페이스를 제공할 수 있다. 버퍼 다이(11_9)는 SoC(13)와 전기적으로 연결되는 물리 계층(PHY, 12)을 포함할 수 있다. 여기서, 버퍼 다이(11_9)는 인터페이스 다이, 마스터 다이, 로직 다이 등으로 지칭될 수 있다.
실시 예에 있어서, 메모리 장치(11)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM 등과 같은 범용 DRAM 장치일 수 있다. 메모리 장치(11)는 LPDDR(low power double data rate) SDRAM, LPDDR2 SDRAM, LPDDR3 SDRAM, LPDDR4 SDRAM, LPDDR4X SDRAM, LPDDR5 SDRAM 등과 같은 모바일용 DRAM 장치일 수 있다. 메모리 장치(11)는 GDDR(Graphics Double Data Rate) SGRAM(Synchronous Graphics Random Access Memory), GDDR2 SGRAM, GDDR3 SGRAM, GDDR4 SGRAM, GDDR5 SGRAM, GDDR6 SGRAM, 등과 같은 그래픽용 DRAM 장치일 수 있다. 메모리 장치(11)는 고용량 및 고대역폭을 제공하는 Wide I/O, HBM(High Bandwidth Memory), HBM2, HBM3, HMC(Hybrid Memory Cube) 등과 같은 메모리 장치일 수 있다.
SoC(13)는 전자 장치(10)가 지원하는 어플리케이션들을 위해, 다양한 연산들을 수행할 수 있는 프로세서를 포함할 수 있다. 예를 들어, SoC(13)는 CPU(Central Processing Unit), ISP(Image Signal Processing Unit), DSP(Digital Signal Processing Unit), GPU(Graphics Processing Unit), VPU(Vision Processing Unit), 및 NPU(Neural Processing Unit) 중 적어도 하나를 포함할 수 있다. SoC(13)는 버퍼 다이(11_9)와 전기적으로 연결되는 물리 계층(PHY, 14)을 포함할 수 있다. SoC(13)는 연산에 필요한 데이터를 메모리 장치(11)에 저장하거나 연산에 필요한 데이터를 메모리 장치(11)로부터 읽을 수 있다.
인터포저(15)는 메모리 장치(11)와 SoC(13)를 연결할 수 있다. 좀 더 구체적으로, 인터포저(15)는 메모리 장치(11)와 SoC(13) 사이를 연결하고 전기적 연결을 위한 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 예를 들어, 인터포저(15)는 실리콘 인터포저일 수 있다.
도 2는 도 1의 메모리 장치의 버퍼 다이와 제 1 메모리 다이를 예시적으로 보여주는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 제 1 메모리 다이(110)는 도 1의 제 1 메모리 다이(11_1)일 수 있다. 버퍼 다이(120)는 도 1의 버퍼 다이(11_9)일 수 있다. 물론, 제 1 메모리 다이(110)는 도 1의 제 2 내지 제 8 메모리 다이들(11_2~11_8) 중 어느 하나일 수도 있다. 제 1 메모리 다이(110)와 버퍼 다이(120) 사이의 통신을 위한 제 1 관통 전극, 제 2 관통 전극, 제 3 관통 전극, 및 제 6 관통 전극은 버퍼 다이(120)를 관통할 수 있다. 버퍼 다이(120)에는 도 2에 도시된 관통 전극들뿐만 아니라 다른 관통 전극들이 더 형성될 수 있다.
제 1 메모리 다이(110)는 제 1 커맨드 디코더(command decoder, 111), 제 1 메모리 셀 어레이(112), 제 1 지연 제어 회로(113), 및 제 1 FIFO 유닛(First-In First-Out Unit, 116)을 포함할 수 있다.
제 1 커맨드 디코더(111)는 제 6 관통 전극을 통해 버퍼 다이(120)로부터 어드레스들을 수신할 수 있다. 여기서, 어드레스들은 AWORD를 구성할 수 있고 로우(row) 커맨드, 로우 어드레스, 컬럼(column) 커맨드, 컬럼 어드레스 등을 포함할 수 있다. 도면의 간략함을 위해, 제 6 관통 전극은 단지 하나로 도시되었으나 제 6 관통 전극의 개수는 적어도 하나 이상일 수 있다.
제 1 커맨드 디코더(111)는 버퍼 다이(120)로부터 전송되는 활성화(activation) 명령, 쓰기 명령, 리프레쉬 명령, 읽기 명령, 프리차지(precharge) 명령 등과 같은 다양한 명령들을 디코딩(decoding)할 수 있다. 제 1 커맨드 디코더(111)는 명령을 디코딩하고 제 1 메모리 다이(110)를 구성하는 회로들(제 1 메모리 셀 어레이(112), 제 1 지연 제어 회로(113) 등)을 제어할 수 있다.
제 1 메모리 셀 어레이(112)는 워드 라인들(즉, 로우들)과 비트 라인들(즉, 컬럼들)의 교차점들에 위치하는 메모리 셀들(미도시)을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀, 낸드 플래시 메모리(Nand Flash Memory) 셀, 노어 플래시 메모리(Nor Flash Memory) 셀, RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀 등일 수 있다.
제 1 메모리 셀 어레이(112)는 메모리 장치(100)가 지원하는 뱅크(bank)들의 개수, 용량 등에 따라 다수의 뱅크들로 분할될 수 있다. 제 1 메모리 셀 어레이(112)의 개수는 도시된 것으로 한정되지 않는다.
제 1 메모리 셀 어레이(112)는 쓰기 명령에 응답하여 데이터를 저장할 수 있다. 제 1 메모리 셀 어레이(112)는 읽기 명령에 응답하여 저장된 데이터를 출력할 수 있다. 제 1 커맨드 디코더(111)의 제어에 기초하여, 제 1 메모리 셀 어레이(112)를 제어하는 로우 디코더 및 컬럼 디코더의 도시는 생략되었다.
제 1 지연 제어 회로(113)는 읽기 명령에 응답하여 제 1 메모리 셀 어레이(112)로부터 출력되는 데이터를 샘플링(sampling)하기 위한 제 1 제어 신호(CTRL1)를 생성할 수 있다. 예를 들어, 제 1 지연 제어 회로(113)는 제 1 커맨드 디코더(111)의 제 1 내부 읽기 신호(IRS1)에 기초하여 제 1 제어 신호(CTRL1)를 생성할 수 있다. 제 1 지연 제어 회로(113)는 읽기 명령에 응답하여 제 1 메모리 셀 어레이(112)로부터 데이터가 출력되는데 필요한 시간 이후에 제 1 제어 신호(CTRL1)를 생성할 수 있다.
실시 예에 있어서, 제 1 커맨드 디코더(111)는 읽기 명령에 따라 제 1 메모리 셀 어레이(112)로부터 데이터가 출력되는데 필요한 시간 이후에 제 1 내부 읽기 신호(IRS1)를 생성할 수 있다. 다른 실시 예에 있어서, 제 1 지연 제어 회로(113)는 제 1 내부 읽기 신호(IRS1)를 수신한 다음 제 1 커맨드 디코더(111)는 읽기 명령에 따라 제 1 메모리 셀 어레이(112)로부터 데이터가 출력되는데 필요한 시간 이후에 제 1 내부 읽기 신호(IRS1)를 생성할 수 있다. 읽기 명령과 제 1 제어 신호(CTRL1)간의 간격은 메모리 장치(100)가 수신하는 클럭의 주기의 배수로 결정될 수 있다. 혹은, 읽기 명령과 제 1 제어 신호(CTRL1)간의 간격은 메모리 장치(100)가 수신하는 클럭과 관계없이 절대적인 값으로 결정될 수도 있다.
제 1 FIFO 유닛(116)은 제 1 제어 신호(CTRL1)에 기초하여 제 1 메모리 셀 어레이(112)로부터 출력되는 데이터를 샘플링할 수 있다. 제 1 FIFO 유닛(116)은 제 2 제어 신호(CTRL2)에 기초하여 샘플링된 데이터를 제 1 관통 전극을 통해 버퍼 다이(120)로 출력할 수 있다. 좀 더 구체적으로, 데이터는 다수의 비트들로 구성될 수 있다. 제 1 FIFO 유닛(116)은 가장 먼저 샘플링된 비트부터 가장 나중에 샘플링된 비트까지의 순서대로 샘플링된 비트들을 출력할 수 있다. 제 1 FIFO 유닛(116)의 깊이(depth)는 제 1 FIFO 유닛(116)이 샘플링할 수 있는 비트의 개수를 나타낼 수 있다.
실시 예에 있어서, 제 1 FIFO 유닛(116)의 깊이는 제 1 메모리 다이(110)의 특성(예를 들어, 제 1 메모리 다이(110)의 PVT(Process, Voltage, Temperature) 변동)과 버퍼 다이(120)의 특성에 따라 결정될 수 있다. 좀 더 구체적으로, 제 1 FIFO 유닛(116)의 깊이는 읽기 명령에 따라 제 1 메모리 셀 어레이(112)로부터 데이터가 출력되는데 필요한 시간, 버퍼 다이(120)에서 데이터가 출력되는데 필요한 시간, 메모리 장치(100)의 읽기 레이턴시(read latency) 등에 따라 결정될 수 있다.
메모리 장치(100)의 메모리 다이들(도 1의 제 1 내지 제 8 메모리 다이들(11_1~11_8) 참조) 각각은 제 1 FIFO 유닛(116)을 포함할 수 있고, 각각은 제 1 FIFO 유닛들(116)의 깊이들은 서로 동일하거나 상이할 수 있다. 즉, 메모리 다이들의 PVT 변동과 관계없이 메모리 다이들로부터 출력되는 데이터의 출력 시점들(혹은 독출 시점들)이 서로 동기화될 수 있도록, 메모리 다이들은 각각 제 1 FIFO 유닛(116)을 포함할 수 있다.
버퍼 다이(120)는 제 2 커맨드 디코더(121), 제 2 지연 제어 회로(122), 출력 제어 회로(123), 제 2 FIFO 유닛(126), 및 캘리브레이션 유닛(calibration unit; 127)을 포함할 수 있다.
제 2 커맨드 디코더(121)는 제 1 커맨드 디코더(111)와 유사하게 메모리 장치(100)의 외부(예를 들어, 도 1의 SoC(13))로부터 전송되는 명령을 디코딩할 수 있다. 제 2 커맨드 디코더(121)는 버퍼 다이(120)를 구성하는 회로들(제 2 지연 제어 회로(122), 출력 제어 회로(123), 캘리브레이션 유닛(127) 등)을 제어할 수 있다. 제 2 커맨드 디코더(121)는 읽기 명령에 응답하여 제 2 내부 읽기 신호(IRS2)를 제 2 지연 제어 회로(122) 및 출력 제어 회로(123)로 제공할 수 있다.
제 2 지연 제어 회로(122)는 메모리 장치(100)로 수신된 읽기 명령 및 캘리브레이션 유닛(127)에 의해 제공되는 지연 코드에 기초하여 제 2 제어 신호(CTRL2)를 생성할 수 있다. 제 2 제어 신호(CTRL2)는 제 3 관통 전극을 통해 제 1 메모리 다이(110)로 전송될 수 있다. 제 2 지연 제어 회로(122)는 제 1 FIFO 유닛(116)의 출력 타이밍 및 제 2 FIFO 유닛(126)의 샘플링 타이밍을 고려하여 제 2 제어 신호(CTRL2)를 생성할 수 있다. 또는, 제 2 커맨드 디코더(121)는 제 1 FIFO 유닛(116)의 출력 타이밍 및 제 2 FIFO 유닛(126)의 샘플링 타이밍을 고려하여 제 2 내부 읽기 신호(IRS2)를 생성할 수 있다.
출력 제어 회로(123)는 메모리 장치(100)로 수신된 읽기 명령에 기초하여 출력 제어 신호(CTRL_OUT)를 생성할 수 있다. 여기서, 출력 제어 신호(CTRL_OUT)는 메모리 장치(100)에서 출력되는 데이터를 샘플링하는데 사용되는 데이터 스트로브 신호(DQS)에 대응할 수 있다. 출력 제어 회로(123)는 사전에 결정된 읽기 레이턴시 그리고 제 2 FIFO 유닛(126)과 DQ 입출력 패드(미도시) 사이의 경로를 고려하여 출력 제어 신호(CTRL_OUT)를 생성할 수 있다. 예를 들어, 읽기 레이턴시는 메모리 장치와 SoC간의 규약, JEDEC(Joint Electron Device Engineering Council) 표준 등에 따라 사전에 정의될 수 있다.
제 2 FIFO 유닛(126)은 메모리 다이(110)로부터 제 2 관통 전극을 통해 전송되는 제 2 제어 신호(CTRL2)에 기초하여 제 1 FIFO 유닛(116)으로부터 제 1 관통 전극을 통해 전송되는 데이터를 샘플링할 수 있다. 제 1 FIFO 유닛(116)과 제 2 FIFO 유닛(126)간의 위치 차이, 제 2 제어 신호(CTRL2)가 전송되는 경로의 물리적 길이 등으로 인하여, 제 2 FIFO 유닛(126)은 제 1 FIFO 유닛(116)보다 제 2 제어 신호(CTRL2)를 더 늦게 수신할 수 있다.
제 2 FIFO 유닛(126)은 샘플링된 데이터를 외부로 출력할 수 있다. 제 1 FIFO 유닛(116)과 유사하게, 제 2 FIFO 유닛(126)은 가장 먼저 샘플링된 비트부터 가장 나중에 샘플링된 비트까지의 순서대로 샘플링된 비트들을 출력할 수 있다. 제 2 FIFO 유닛(126)의 깊이는 제 2 FIFO 유닛(126)이 샘플링할 수 있는 비트의 개수를 나타낼 수 있다.
실시 예에 있어서, 제 1 메모리 다이(110)는 제 1 FIFO 유닛(116)을 포함할 수 있고 버퍼 다이(120)도 제 2 FIFO 유닛(126)을 포함할 수 있다. 즉, 제 1 FIFO 유닛(116)의 깊이, 샘플링 시점, 및 출력 시점 그리고 제 2 FIFO 유닛(126)의 깊이, 샘플링 시점, 및 출력 시점은 제 1 메모리 다이(110)와 버퍼 다이(120)간의 PVT 변동(혹은 PVT 차이)을 보상하도록 조정될 수 있다.
실시 예에 있어서, 제 2 FIFO 유닛(126)은 버퍼 다이(120)에서 생성된 제 2 제어 신호(CTRL2)를 곧바로 수신하지 않는다. 제 2 FIFO 유닛(126)은 제 1 메모리 다이(110)로부터 제 1 관통 전극을 통해 데이터를 수신할 수 있고, 유사하게, 제 1 메모리 다이(110)로부터 제 2 관통 전극을 통해 제 2 제어 신호(CTRL2)를 수신할 수 있다. 즉, 제 2 FIFO 유닛(126)은 제 2 관통 전극을 통과한 제 2 제어 신호(CTRL2)를 수신할 수 있다.
메모리 장치(100)의 동작 전압이 낮아지고 동작 주파수가 증가하면 제 2 FIFO 유닛(126)이 데이터를 샘플링하는 캡처 마진(capture margin, 혹은 샘플링 마진(sampling margin))이 감소할 수 있다. 또한, 제 1 메모리 다이(110)와 버퍼 다이(120)간의 PVT 변동으로 인해, 캡처 마진이 변동될 수도 있다. 따라서, 캡처 마진을 개선하고 일정하게 유지하기 위해, 메모리 장치(100)는 제 1 FIFO 유닛(116)에서 제 2 FIFO 유닛(126)으로 데이터가 전송되는 경로와 제 1 FIFO 유닛(116)에서 제 2 FIFO 유닛(126)으로 제 2 제어 신호(CTRL2)가 전송되는 경로를 포함할 수 있다. 이들 경로들은 서로 동일하게 구현될 수 있고 그리고 이들 경로들의 로딩(loading)들은 서로 동일할 수 있다.
제 2 FIFO 유닛(126)에서 출력되는 데이터의 비트들은 어느 하나의 DQ에 대응할 수 있다. 메모리 장치(100)의 DQ의 개수는 JEDEC(Joint Electron Device Engineering Council) 표준 등에 따라 결정될 수 있다. 예를 들어, 버퍼 다이(120)는 DQ들의 개수만큼의 제 2 FIFO 유닛들(126)을 포함할 수 있다. DQ들은 DWORD를 구성할 수 있다. 또한, 제 1 메모리 다이(110)도 DQ들의 개수에 기초하여 다수의 제 1 FIFO 유닛들(116)을 포함할 수 있다.
버퍼 다이(120)에는 메모리 장치(100)가 지원하는 모든 DQ들을 구동하는 회로들이 배치될 수 있다. 도 1의 메모리 다이들(11_1~11_8)에는 버퍼 다이(120)의 DQ들을 구동하는 회로들로 데이터를 전송하기 위한 회로들이 분산되어 배치될 수 있다. 즉, 버퍼 다이(120)에 배치되는 제 2 FIFO 유닛들(126)의 개수는 제 1 메모리 다이(110)에 배치되는 제 1 FIFO 유닛들(116)의 개수보다 클 수 있다. 예를 들어, 제 1 FIFO 유닛들(116)의 개수는 제 2 FIFO 유닛들(126)의 개수의 절반 이하일 수 있다. 버퍼 다이(120)의 CCD(CAS to CAS Delay 또는 Read to Read Delay)는 제 1 메모리 다이(110)의 CCD보다 클 수 있다. 버퍼 다이(120)의 물리 계층(도 1의 PHY(12) 참조)의 면적은 도 1의 SoC(13)의 물리 계층(도 1의 PHY(14) 참조)의 면적에 따라 제한될 수 있다. 따라서, 제 2 FIFO 유닛들(126)이 버퍼 다이(120)에 배치되는 면적 제한은 제 1 FIFO 유닛들(116)이 제 1 메모리 다이(110)에 배치되는 면적 제한보다 상대적으로 더 크다.
실시 예에 있어서, 제 2 FIFO 유닛(126)의 깊이는 제 1 FIFO 유닛(116)의 깊이보다 작을 수 있다. 전술한대로, 깊이는 샘플링할 수 있는 비트 수를 나타낼 수 있으므로, 깊이가 작을수록 제 2 FIFO 유닛(126)의 면적이 감소할 수 있다. 예를 들어, 제 2 FIFO 유닛(126)의 깊이는 2 이하일 수 있고, 제 2 FIFO 유닛(126)이 수신한 제 2 제어 신호(CTRL2) 및 출력 제어 신호(CTRL_OUT)간의 시간 차이는 클럭(clock)의 주기의 두 배 이내일 수 있다.
캘리브레이션 유닛(127)은 읽기 레이턴시 중 버퍼 다이(120)가 필요로 하는 레이턴시를 계산하고 지연 코드를 생성할 수 있다. 예를 들어, 읽기 레이턴시는 읽기 명령이 입력된 시점부터 제 1 메모리 셀 어레이(112)에서 데이터가 출력되는 시점까지의 간격, 제 1 메모리 셀 어레이(112)에서 데이터가 출력되는 시점부터 제 1 메모리 다이(110)로부터 데이터가 출력되는 시점까지의 간격, 그리고 제 1 메모리 다이(110)로부터 데이터가 출력되는 시점부터 버퍼 다이(120)로부터 데이터가 출력되는 시점까지의 간격으로 나누어질 수 있다.
캘리브레이션 유닛(127)은 버퍼 다이(120)로부터 제 1 FIFO 유닛(116)까지 그리고 제 1 FIFO 유닛(116)으로부터 제 2 FIFO 유닛(126)까지의 제 1 경로(일점쇄선으로 도시)의 레이턴시를 카운팅하여 지연 코드를 생성할 수 있다. 제 2 지연 제어 회로(122)는 제 2 FIFO 유닛(126)의 면적을 최소화하고 제 2 FIFO 유닛(126)의 깊이가 2 이하가 되도록, 캘리브레이션 유닛(127)에 의해 생성된 지연 코드에 기초하여 제 2 내부 읽기 신호(IRS2)를 지연시키고 제 2 제어 신호(CTRL2)를 생성할 수 있다. 예를 들어, 제 1 경로는 제 2 커맨드 디코더(221)에서 생성된 임의의 신호가 제 2 지연 제어 회로(222), 제 3 관통 전극, 제 1 메모리 다이(210), 및 제 2 관통 전극을 통과하는 경로를 나타낼 수 있다. 도 2에서는 제 1 메모리 다이(110)와 버퍼 다이(120)간의 제 1 경로만이 도시되었으나, 메모리 장치(100)에는 다른 메모리 다이들 중 어느 하나와 버퍼 다이(120)간의 다른 경로가 더 존재할 수 있다. 캘리브레이션 유닛(127)은 다른 경로의 레이턴시를 더 고려하여 지연 코드를 생성할 수 있다.
도 3은 도 1의 메모리 장치의 버퍼 다이와 메모리 다이를 예시적으로 보여주는 블록도이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 제 1 메모리 다이(210)는 제 1 커맨드 디코더(211), 제 1 메모리 셀 어레이(212), 제 1 지연 제어 회로(213), 및 제 1 FIFO 유닛(216)을 포함할 수 있다. 제 1 메모리 다이(210)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 제 1 메모리 다이(110)의 구성 요소들과 동일하게 동작할 수 있다.
버퍼 다이(220)는 제 2 커맨드 디코더(221), 제 2 지연 제어 회로(222), 출력 제어 회로(223), 제 2 FIFO 유닛(226), 및 캘리브레이션 유닛(227)을 포함할 수 있다. 버퍼 다이(220)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 제 1 메모리 다이(110)의 구성 요소들과 동일하게 동작할 수 있다.
제 1 메모리 다이(210)는 제 1 및 제 2 쉬프트 레지스터들(218_1, 218_2)을 더 포함할 수 있다. 제 1 및 제 2 쉬프트 레지스터들(218_1, 218_2)은 각각 제 1 및 제 2 제어 신호들(CTRL1, CTRL2)을 쉬프트(shift)하고 지연된 신호들을 생성할 수 있다. 제 1 FIFO 유닛(216)은 제 1 제어 신호(CTRL1)가 쉬프트된 신호들을 이용하여 제 1 메모리 셀 어레이(212)로부터 출력되는 데이터의 비트들을 순차적으로 샘플링할 수 있다. 제 1 FIFO 유닛(216)은 제 2 제어 신호(CTRL2)가 쉬프트된 신호들을 이용하여 샘플링된 데이터의 비트들을 순차적으로 출력할 수 있다.
버퍼 다이(220)는 제 3 및 제 4 쉬프트 레지스터들(228_3, 228_4)을 더 포함할 수 있다. 제 3 및 제 4 쉬프트 레지스터들(228_3, 228_4)은 각각 제 2 관통 전극을 통해 전송된 제 2 제어 신호(CTRL2)와 출력 제어 신호(CTRL_OUT)를 쉬프트하여 지연된 신호들을 생성할 수 있다. 제 2 FIFO 유닛(226)은 제 2 제어 신호(CTRL2)가 쉬프트된 신호들을 이용하여 제 1 FIFO 유닛(216)으로부터 출력되는 데이터의 비트들을 순차적으로 샘플링할 수 있다. 제 2 FIFO 유닛(226)은 출력 제어 신호(CTRL_OUT)가 쉬프트된 신호들을 이용하여 샘플링된 데이터의 비트들을 순차적으로 출력할 수 있다.
도 4는 도 3의 제 1 FIFO 유닛을 예시적으로 보여주는 블록도이다. 도 4는 도 3을 참조하여 설명될 것이다. 제 1 FIFO 유닛(216)은 제 1 내지 제 4 입력 스위치들(SWI1~SWI4), 제 1 내지 제 4 래치들(L1~L4), 및 제 1 내지 제 4 출력 스위치들(SWO1~SWO4)을 포함할 수 있다. 예시적으로 도 4에서 제 1 FIFO 유닛(216)의 깊이가 4인 것으로 도시되었다. 제 1 FIFO 유닛(216)의 깊이에 따라 입력 스위치들의 개수, 래치들의 개수, 및 출력 스위치들의 개수가 결정될 수 있다.
제 1 내지 제 4 입력 스위치들(SWI1~SWI4)은 제 1 내지 제 4 입력 제어 신호들(CTRL11~CTRL14)에 따라 순차적으로 턴 온(turn on)될 수 있다. 제 1 내지 제 4 입력 제어 신호들(CTRL11~CTRL14)은 제 1 쉬프트 레지스터(218_1)에 의해 제 1 제어 신호(CTRL1)가 쉬프트된 신호들이다. 제 1 내지 제 4 래치들(L1~L4)은 데이터의 비트들을 순차적으로 저장할 수 있다. 제 1 내지 제 4 출력 스위치들(SWO1~SWO4)은 제 1 내지 제 4 출력 제어 신호들(CTRL21~CTRL24)에 따라 순차적으로 턴 온(turn on)될 수 있다. 제 1 내지 제 4 출력 제어 신호들(CTRL21~CTRL24)은 제 2 쉬프트 레지스터(218_2)에 의해 제 2 제어 신호(CTRL2)가 쉬프트된 신호들이다. 제 1 내지 제 4 래치들(L1~L4)은 저장된 혹은 샘플링된 데이터의 비트들을 순차적으로 출력할 수 있다. 실시 예에 있어서, 제 2 FIFO 유닛(226)은 도 4의 제 1 FIFO 유닛(216)과 유사하게 구현될 수 있다. 다만, 전술한대로, 제 2 FIFO 유닛(226)의 깊이는 제 1 FIFO 유닛(216)의 깊이보다 작을 수 있다.
도 5는 본 발명의 실시 예에 따른 도 3의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다. 도 5는 도 2 및 도 3을 참조하여 설명될 것이다. 캘리브레이션 유닛(227)은 인버터(227_1), 플립 플롭(227_2), AND 게이트(227_3), 카운터(227_4), 및 감산기(227_5)를 포함할 수 있다.
인버터(227_1)는 메모리 장치(200)의 테스트 모드인 측정 모드를 나타내는 측정 모드 인에이블 신호(MEAS_MODE_EN)를 반전시킬 수 있다. 플립 플롭(227_2)은 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화되면, 예를 들어, 로직 1을 출력할 수 있다. 플립 플롭(227_2)은 클럭 신호(CK)가 지연된 지연 클럭 신호(DCK)를 리셋 단자를 통해 수신하면, 출력을 리셋할 수 있다. AND 게이트(227_3)는 플립 플롭(227_2)의 출력의 로직에 따라 클럭 신호(CK)를 출력하거나 출력하지 않을 수 있다. AND 게이트(227_3)는 측정 모드에서 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화되면 클럭 신호(CK)를 카운터(227_4) 및 제 1 경로로 제공할 수 있다. 도 5의 제 1 경로는 도 2의 제 1 경로와 동일하다.
실시 예에 있어서, 클럭 신호(CK)는 외부에서 버퍼 다이(120)로 입력될 수 있다. 클럭 신호(CK)는 JEDEC 표준에 따라 버퍼 다이(220)로 입력되는 임의의 신호(예를 들어, 클럭 인에이블을 나타내는 CKE 신호 등)와 동기되어 외부에서 버퍼 다이(120)로 입력될 수 있다. 클럭 신호(CK)는 MRS(mode register set) 명령과 같은 측정 모드를 나타내는 명령을 디코딩하는 제 2 커맨드 디코더(221)에 의해 생성될 수도 있다. 클럭 신호(CK)는 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화됨에 따라 버퍼 다이(220) 내부에서 생성될 수 있다. 클럭 신호(CK)는 메모리 장치(200)로 입력되는 외부 클럭 신호와 동일한 주기를 가질 수 있다. 클럭 신호(CK)는 로직 상태가 변경되는 펄스 신호일 수도 있다.
실시 예에 있어서, 도 5에서 설명된 인버터(227_1)의 개수, 플립 플롭(227_2)의 개수, 플립 플롭(227_2)의 출력의 로직, AND 게이트(227_3)의 개수, AND 게이트(227_3)의 출력의 위상 등은 모두 예시적인 것에 불과하다. 캘리브레이션 유닛(227)은 도 5에서 도시된 로직 게이트들 이외의 다른 연산(NAND, NOR, OR, XOR, XNOR 등)을 수행하는 다른 로직 게이트를 더 포함할 수 있다.
카운터(227_4)는 클럭 신호(CK)를 수신한 시간부터 플립 플롭(227_2)이 제 1 경로를 통해 전송되는 지연 클럭 신호(DCK)를 수신하는 시간까지의 간격을 카운팅할 수 있다. 카운터(227_4)는 클럭 신호(CK)를 수신하면 카운팅을 시작할 수 있다. 카운터(227_4)는 지연 클럭 신호(DCK)에 의해 플립 플롭(227_2)이 리셋되면 카운팅을 중단할 수 있다. 즉, 카운터(227_4)는 제 1 경로를 통해 전송되는 클럭 신호(CK)의 지연을 카운팅할 수 있다.
도 5를 참조하면, 제 1 경로에 제 2 지연 제어 회로(222), 제 3 관통 전극, 그리고 제 1 및 제 2 관통 전극들 중 어느 하나가 포함될 수 있으나, 제 1 경로에 포함되는 버퍼 다이(220)와 제 1 메모리 다이(210)의 구성 요소들은 도시된 것에 한정되지 않는다. 그리고, 제 2 지연 제어 회로(222)는 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화되면 도 2에서 전술한 지연 코드에 기초하여 클럭 신호(CK)를 지연시키지 않는다.
좀 더 구체적으로, 제 2 지연 제어 회로(222)는 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화되지 않으면, 제 2 내부 읽기 신호(IRS2)를 수신하고 지연 코드에 따라 클럭의 배수만큼 제 2 내부 읽기 신호(IRS2)를 지연시킬 수 있다. 제 2 지연 제어 회로(222)는 측정 모드 인에이블 신호(MEAS_MODE_EN)가 활성화되면, 클럭 신호(CK)를 수신하고 지연 코드에 관계없이 클럭 신호(CK)를 지연시키지 않는다.
실시 예에 있어서, 제 1 경로는 제 1 및 제 2 관통 전극들 중 어느 하나를 포함할 수 있다. 캘리브레이션 유닛(227)은 관통 전극 인에이블 신호(TSV_EN)를 이용하여 제 1 및 제 2 관통 전극들 중 하나를 선택할 수 있다. 클럭 신호(CK)는 데이터가 전송되는 제 1 관통 전극을 통과하거나 또는 데이터의 샘플링을 위한 제 2 제어 신호(CTRL2)가 전송되는 제 2 관통 전극을 통과할 수도 있다. 전술한대로, 일정한 캡처 마진을 위해 데이터가 전송되는 경로와 제 2 제어 신호(CTRL2)가 전송되는 경로가 동일하게 구현되므로, 클럭 신호(CK)가 제 1 및 2 관통 전극 중 어느 하나를 통과하여도, 지연 클럭 신호(DCK)의 지연량은 동일할 수 있다.
감산기(227_5)는 사전에 결정된 읽기 레이턴시를 나타내는 값(RL)에서 카운터(227_4)의 카운팅 값을 빼서 도 2 및 도 3의 지연 코드를 계산할 수 있다. 사전에 결정된 읽기 레이턴시를 나타내는 값(RL)은 읽기 레이턴시를 클럭의 한 주기로 나눈 값일 수 있고 버퍼 다이(220)에 사전에 저장될 수 있다. 감산기(227_5)의 출력인 지연 코드는 제 1 FIFO 유닛들(116, 216)의 깊이에 대응할 수 있고 카운터(227_4)의 카운팅 값은 제 2 FIFO 유닛들(126, 226)의 깊이에 대응할 수 있다.
실시 예에 있어서, 지연 코드의 값은 사전에 결정된 읽기 레이턴시를 나타내는 값(RL)에서 카운터(227_4)의 카운팅 값이 빠진 값으로 결정될 수 있다. 다른 실시 예에 있어서, 지연 코드의 값은 카운팅 값과 무관하게 사전에 퓨즈 어레이에 저장된 값들 중 적어도 하나로 설정될 수도 있다. 퓨즈 어레이는 전기적 프로그래머블 퓨즈, 레이저 프로그래머블 퓨즈, 안티 퓨즈, 플래시 메모리 등과 같은 다양한 불휘발성 메모리로 구현될 수 있다. 즉, 지연 코드의 값은 카운팅 값에 기초하여 설정될 수도 있고 사전에 결정된 값으로 설정될 수도 있다.
도 6은 본 발명의 다른 실시 예에 따른 도 3의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다. 도 6은 도 2, 도 3, 및 도 5를 참조하여 설명될 것이다. 캘리브레이션 유닛(327)은 인버터(327_1), 플립 플롭(327_2), AND 게이트(327_3), 카운터(327_4), 및 감산기(327_5)를 포함할 수 있다. 도 6의 캘리브레이션 유닛(327)의 구성 요소들은 유사한 참조 번호를 갖는 도 5의 캘리브레이션 유닛(227)의 구성 요소들과 동일하게 동작할 수 있다.
캘리브레이션 유닛(327)은 도 5의 캘리브레이션 유닛(227)에 비해 커맨드 레플리카 경로들(CMD Replica Path, 327_6, 327_7) 및 데이터 레플리카 경로들(DATA Replica Path, 327_8, 327_9)을 더 포함할 수 있다. 커맨드 레플리카 경로들(327_6, 327_7) 및 데이터 레플리카 경로들(327_8, 327_9)은 도 2 및 도 5의 제 1 경로를 동일하게 모델링한 회로들이다.
좀 더 구체적으로, 커맨드 레플리카 경로(327_6)는 읽기 명령에 따라 버퍼 다이(220)에서 생성되는 신호가 제 1 메모리 다이(210)로 전송되기까지의 경로를 모델링할 수 있다. 커맨드 레플리카 경로(327_7)는 읽기 명령에 따라 버퍼 다이(220)로부터 전송된 신호가 제 1 FIFO 유닛(216)으로 전송되기까지의 경로를 모델링할 수 있다. 데이터 레플리카 경로(327_8)는 제 1 FIFO 유닛(216)의 데이터가 버퍼 다이(220)로 전송되기까지의 경로를 모델링할 수 있다. 데이터 레플리카 경로(327_9)는 제 1 FIFO 유닛(216)으로부터 전송된 데이터가 제 2 FIFO 유닛(226)으로 전송되기까지의 경로를 모델링할 수 있다. 즉, 캘리브레이션 유닛(227)은 클럭 신호(CK)를 제 1 경로로 직접적으로 전송할 수도 있고 클럭 신호(CK)를 제 1 경로를 모델링한 회로로 전송할 수 있다.
도 7은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다. 제 1 메모리 다이(410)는 제 1 커맨드 디코더(411), 제 1 메모리 셀 어레이(412), 제 1 지연 제어 회로(413), 및 제 1 FIFO 유닛(416)을 포함할 수 있다. 제 2 메모리 다이(430)는 제 1 메모리 다이(410)와 실질적으로 동일하게 제조될 수 있다. 제 2 메모리 다이(430)는 제 3 커맨드 디코더(431), 제 2 메모리 셀 어레이(432), 제 3 지연 제어 회로(433), 및 제 3 FIFO 유닛(436)을 포함할 수 있다. 제 1 및 제 2 메모리 다이들(410, 430)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 제 1 메모리 다이(110)의 구성 요소들과 동일하게 동작할 수 있다.
버퍼 다이(420)는 제 2 커맨드 디코더(421), 제 2 지연 제어 회로(422), 출력 제어 회로(423), 제 2 FIFO 유닛(426), 및 캘리브레이션 유닛(427)을 포함할 수 있다. 버퍼 다이(420)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 버퍼 다이(120)의 구성 요소들과 동일하게 동작할 수 있다.
제 2 메모리 다이(430)는 제 1 메모리 다이(410)의 위에 적층될 수 있다. 제 2 메모리 다이(430)는 도 1의 제 2 내지 제 9 메모리 다이들(11_2~11_9) 중 어느 하나일 수 있다. 제 1 메모리 다이(410)는 버퍼 다이(420)로부터 제 6 관통 전극을 통해 어드레스들을 수신할 수 있다. 제 2 메모리 다이(430)는 버퍼 다이(420)로부터 제 6 관통 전극 및 적어도 하나의 제 9 관통 전극을 통해 제 1 메모리 다이(410)가 수신한 어드레스들과 동일한 어드레스들을 수신할 수 있다. 예를 들어, 제 1 메모리 다이(410)와 제 2 메모리 다이(430)는 동일한 채널을 지원할 수 있고, 이 경우 제 2 메모리 다이(430)는 도 1의 제 5 메모리 다이(11_5)일 수 있다.
제 3 커맨드 디코더(431)는 버퍼 다이(420)로부터 전송되는 읽기 명령을 디코딩할 수 있다. 제 2 메모리 셀 어레이(432)는 제 3 커맨드 디코더(431)의 제어에 따라(즉, 읽기 명령에 응답하여) 제 2 데이터를 출력할 수 있다. 제 3 지연 제어 회로(433)는 제 3 커맨드 디코더(431)의 제 3 내부 읽기 신호(IRS3)에 기초하여 제 3 제어 신호(CTRL3)를 생성할 수 있다.
제 3 FIFO 유닛(436)은 제 3 제어 신호(CTRL3)에 기초하여 제 2 데이터를 샘플링할 수 있다. 제 3 FIFO 유닛(436)은 버퍼 다이(420)로부터 제 3 관통 전극 및 적어도 하나의 제 8 관통 전극을 통해 전송되는 제 4 제어 신호(CTRL4)에 기초하여 샘플링된 데이터를 버퍼 다이(420)로 출력할 수 있다. 샘플링된 데이터는 적어도 하나의 제 4 관통 전극 및 제 1 관통 전극을 통해 버퍼 다이(420)의 제 2 FIFO 유닛(426)으로 전송될 수 있다. 즉, 동일한 채널을 구성하는 제 1 및 제 2 메모리 다이들(410, 430)은 데이터 출력을 위한 제 1 관통 전극을 공유할 수 있다. 제 4 제어 신호(CTRL4)는 적어도 하나의 제 5 관통 전극 및 제 7 관통 전극을 통해 버퍼 다이(420)의 제 2 FIFO 유닛(426)으로 전송될 수 있다.
실시 예에 있어서, 제 2 메모리 다이(430)와 버퍼 다이(420)간의 통신을 위해, 관통 전극들이 제 2 메모리 다이(430)와 버퍼 다이(420) 사이에 배치될 수 있다. 또한, 적어도 하나의 제 4 관통 전극의 개수, 적어도 하나의 제 5 관통 전극의 개수, 적어도 하나의 제 8 관통 전극의 개수, 그리고 적어도 하나의 제 9 관통 전극의 개수는 버퍼 다이(420)와 제 2 메모리 다이(430) 사이에 적층되는 메모리 다이들의 개수에 따라 결정될 수 있다.
버퍼 다이(420)의 제 2 FIFO 유닛(426)은 제 2 관통 전극을 통해 전송되는 제 2 제어 신호(CTRL2)에 기초하여, 제 1 FIFO 유닛(416)의 제 1 데이터를 샘플링할 수 있다. 제 2 FIFO 유닛(426)은 제 2 메모리 다이(430)로부터 적어도 하나의 제 5 관통 전극 및 제 7 관통 전극을 통해 전송되는 제 4 제어 신호(CTRL4)에 기초하여, 제 3 FIFO 유닛(436)으로부터 적어도 하나의 제 4 관통 전극 및 제 1 관통 전극을 통해 전송되는 제 2 데이터를 샘플링할 수 있다.
캘리브레이션 유닛(427)은 제 1 경로(미도시, 도 1 참조)를 통과한 제 2 제어 신호(CTRL2)를 수신할 수 있고 버퍼 다이(420)로부터 제 3 FIFO 유닛(436)까지 그리고 제 3 FIFO 유닛(436)부터 제 2 FIFO 유닛(426)까지의 제 2 경로(일점쇄선으로 도시)를 통과한 제 4 제어 신호(CTRL4)를 수신할 수 있다. 제 2 경로는 제 1 경로와 유사하나 제 2 메모리 다이(430)가 제 1 메모리 다이(410)보다 위에 적층됨에 따라 적어도 하나의 제 8 관통 전극과 그리고 적어도 하나의 제 4 관통 전극 및 적어도 하나의 제 5 관통 전극 중 어느 하나를 더 포함할 수 있고 제 1 경로보다 더 길 수 있다.
캘리브레이션 유닛(427)은 제 2 및 제 4 제어 신호들(CTRL2, CTRL4) 중 더 지연된 신호에 기초하여 지연 코드를 생성할 수 있다. 캘리브레이션 유닛(427)이 제 2 및 제 4 제어 신호들(CTRL2, CTRL4) 중 더 지연된 신호를 사용하므로, 제 1 메모리 다이(410)에서 제 1 데이터가 출력되는 시점과 제 2 메모리 다이(430)에서 제 2 데이터가 출력되는 시점이 동일하게 설정될 수 있다. 도시되진 않았으나, 버퍼 다이(420) 상에 도시된 것보다 더 많은 메모리 다이들이 적층되면, 캘리브레이션 유닛(427)은 메모리 다이들의 각각의 제어 신호들 중 가장 지연된 신호에 기초하여 지연 코드를 생성할 수 있다.
제 2 지연 제어 회로(422)는 읽기 명령 및 지연 코드에 기초하여 제 2 제어 신호(CTRL2)를 생성할 수 있다. 제 2 제어 신호(CTRL2)는 제 3 관통 전극을 통해 제 1 메모리 다이(410)로 전송될 수 있고 제 3 관통 전극 및 적어도 하나의 제 8 관통 전극을 통해 제 2 메모리 다이(430)로 전송될 수 있다. 즉, 제 4 제어 신호(CTRL4)는 제 2 제어 신호(CTRL2)와 동일할 수 있다.
도 8은 도 7의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다. 도 8을 참조하면, 캘리브레이션 유닛(427)은 인버터(427_1), 플립 플롭(427_2), AND 게이트(427_3), 카운터(427_4), 및 감산기(427_5)를 포함할 수 있다. 캘리브레이션 유닛(427)의 구성 요소들은 유사한 참조 번호를 갖는 도 5 및 도 6의 캘리브레이션 유닛들(227, 327)의 구성 요소들과 동일하게 동작할 수 있다.
캘리브레이션 유닛(427)은 비교 유닛(427_6)을 더 포함할 수 있다. 비교 유닛(427_6)은 제 1 경로를 통과한 제 1 지연 클럭 신호(DCK1)와 제 2 경로를 통과한 제 2 지연 클럭 신호(DCK2) 중 더 지연된 신호를 플립 플롭(427_2)으로 제공할 수 있다. 비교 유닛(427_6)은 제 1 지연 클럭 신호(DCK1)와 제 2 지연 클럭 신호(DCK2)에 대해 OR 연산을 수행하는 OR 게이트를 포함할 수 있다. 카운터(427_4)는 클럭 신호(CK)를 수신한 시간부터 플립 플롭(427_2)이 제 1 및 제 2 지연 클럭 신호들(DCK1, DCK2) 중 더 지연된 신호를 수신하는 시간까지의 간격을 카운팅할 수 있다.
도 8을 참조하면, 제 1 경로는 제 2 지연 제어 회로(422), 제 3 관통 전극, 그리고 제 1 관통 전극 및 제 2 관통 전극 중 어느 하나를 포함할 수 있고 도 2 및 도 5의 제 1 경로와 동일할 수 있다. 제 2 경로는 제 2 지연 제어 회로(422), 제 3 관통 전극, 제 8 관통 전극, 적어도 하나의 제 4 관통 전극 및 적어도 하나의 제 5 관통 전극 중 어느 하나, 그리고 제 1 및 제 2 관통 전극들 중 어느 하나를 포함할 수 있고 도 7의 제 2 경로와 동일할 수 있다. 도시되진 않았지만, 캘리브레이션 유닛(427)은 도 6과 유사하게, 제 1 경로 및 제 2 경로를 모델링한 회로들을 포함할 수도 있다.
도 9는 도 7의 캘리브레이션 유닛을 좀 더 상세하게 보여주는 블록도이다. 도 9는 도 8을 참조하여 설명될 것이다. 캘리브레이션 유닛(427)은 도 8의 구성 요소들뿐만 아니라 지연 회로들(427_7), OR 게이트(427_8), 및 플립 플롭들(427_9)을 더 포함할 수 있다.
캘리브레이션 유닛(427)은 직렬로 연결된 지연 회로들(427_7)을 포함할 수 있다. 지연 회로들(427_7)은 도 7의 내부 읽기 신호(IRS2)를 지연시킬 수 있고 지연 내부 읽기 신호들(DIRS1~DIRS3)을 출력할 수 있다. OR 게이트(427_8)는 도 8의 제 1 지연 클럭 신호(DCK1) 및 제 2 지연 클럭 신호(DCK2) 중 더 지연된 클럭 신호를 플립 플롭들(427_9)로 전송할 수 있다. 플립 플롭들(427_9)은 제 1 지연 클럭 신호(DCK1) 및 제 2 지연 클럭 신호(DCK2) 중 더 지연된 클럭 신호와 지연 내부 읽기 신호들(DIRS1~DIRS3)을 비교하여 지연 활성화 코드(DLYEN[1:4])를 출력할 수 있다.
캘리브레이션 유닛(427)은 지연 활성화 코드(DLYEN[1:4])에 기초하여 도 8의 지연 코드를 카운팅 값을 이용하여 계산할지 또는 도 8의 지연 코드를 퓨즈 어레이에 사전에 저장된 값들 중 적어도 하나로 계산할지 여부를 판별할 수 있다. 예를 들어, 제 1 지연 클럭 신호(DCK1) 및 제 2 지연 클럭 신호(DCK2) 중 더 지연된 클럭 신호가 지연 내부 읽기 신호들(DIRS1~DIRS3)보다 앞서는 경우, 캘리브레이션 유닛(427)은 도 8의 지연 코드를 퓨즈 어레이에 사전에 저장된 값들 중 적어도 하나로 계산할 수 있다. 지연 회로들(427_7) 및 플립 플롭들(427_9)의 개수들은 도 9에서 도시된 것으로 한정되지 않는다.
도 10은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다. 도 10의 제 1 메모리 다이(410) 및 제 2 메모리 다이(430)는 도 7의 제 1 메모리 다이(410) 및 제 2 메모리 다이(430)와 동일할 수 있다.
도 10의 버퍼 다이(420)는 도 7의 버퍼 다이(420)에 비해 제 2 지연 제어 회로들(422_1, 422_2)을 더 포함할 수 있다. 제 2 지연 제어 회로들(422_1, 422_2) 각각은 도 7의 제 2 지연 제어 회로(422)와 동일하게 구현될 수 있다.
제 2 지연 제어 회로(422_1)는 읽기 명령 및 지연 코드에 기초하여 제 3 관통 전극을 통해 제 1 메모리 다이(410)로 전송되는 제 2 제어 신호(CTRL2)를 생성할 수 있다. 제 2 지연 제어 회로(422_2)는 읽기 명령 및 지연 코드에 기초하여 제 10 관통 전극 및 적어도 하나의 제 8 관통 전극을 통해 제 2 메모리 다이(430)로 전송되는 제 4 제어 신호(CTRL4)를 생성할 수 있다. 즉, 제 2 제어 신호(CTRL2)와 제 4 제어 신호(CTRL4)는 서로 독립적인 지연 제어 회로들에 의해 각각 생성되고 서로 독립적인 경로들을 통해 각각 전송될 수 있다.
도 11은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다. 제 1 메모리 다이(510)는 제 1 커맨드 디코더(511), 제 1 메모리 셀 어레이(512), 제 1 지연 제어 회로(513), 제 1 FIFO 유닛(516), 및 제 1 비교 유닛(519)을 포함할 수 있다. 제 1 메모리 다이(510)의 구성 요소들은 유사한 참조 번호를 갖는 도 7의 제 1 메모리 다이(410)의 구성 요소들과 동일하게 동작할 수 있다. 제 2 메모리 다이(530)는 제 3 커맨드 디코더(531), 제 2 메모리 셀 어레이(532), 제 3 지연 제어 회로(533), 제 3 FIFO 유닛(536), 및 제 2 비교 유닛(539)을 포함할 수 있다. 제 2 메모리 다이(530)의 구성 요소들은 유사한 참조 번호를 갖는 도 7의 제 2 메모리 다이(430)의 구성 요소들과 동일하게 동작할 수 있다. 도면의 간략함을 위해, 제 1 FIFO 유닛(516), 제 3 FIFO 유닛(536), 및 버퍼 다이(520) 사이의 관통 전극들의 도시는 생략되었다.
제 1 비교 유닛(519)은 제 1 제어 신호(CTRL1) 및 제 2 메모리 다이(530)로부터 적어도 하나의 제 12 관통 전극을 통해 전송되는 제 3 제어 신호(CTRL3) 중 더 지연된 제어 신호를 카운팅하여 제 1 지연 코드를 생성할 수 있다. 제 2 비교 유닛(539)은 제 1 메모리 다이(510)로부터 적어도 하나의 제 11 관통 전극을 통해 전송되는 제 1 제어 신호(CTRL1) 및 제 3 제어 신호(CTRL3) 중 더 지연된 제어 신호를 카운팅하여 제 3 지연 코드를 생성할 수 있다. 제 1 비교 유닛(519)과 제 2 비교 유닛(539) 각각은 제 1 제어 신호(CTRL1) 및 제 3 제어 신호(CTRL3)에 대해 OR 연산을 수행하는 OR 게이트를 포함할 수 있다. 제 1 및 제 2 메모리 다이들(410, 430)은 적어도 하나의 제 11 관통 전극 및 적어도 하나의 제 12 관통 전극을 통해 제 1 제어 신호(CTRL1)와 제 3 제어 신호(CTRL3)를 공유할 수 있다.
제 1 메모리 다이(510)와 제 2 메모리 다이(530)간의 PVT 변동으로 인하여 제 1 제어 신호(CTRL1)와 제 3 제어 신호(CTRL3)간에 시간 차이가 존재할 수 있다. 그럼에도 불구하고, 캘리브레이션 유닛(527)은 제 1 및 제 3 지연 코드들을 이용하여 제 1 FIFO 유닛(516)에서 제 1 데이터가 출력되는 시점과 제 3 FIFO 유닛(536)에서 제 2 데이터가 출력되는 시점이 서로 동일하도록 조정할 수 있다.
버퍼 다이(520)의 캘리브레이션 유닛(527)은 제 14 관통 전극을 통해 제 1 지연 코드를 수신할 수 있고, 적어도 하나의 제 13 관통 전극 및 제 15 관통 전극을 통해 제 3 지연 코드를 수신할 수 있다. 캘리브레이션 유닛(527)은 제 1 및 제 2 지연 클럭 신호들(DCK1, DCK2) 중 더 지연된 신호에 기초하는 카운팅 값뿐만 아니라 제 1 및 제 3 지연 코드들을 더 이용하여 제 2 지연 코드를 생성할 수 있다. 지연 제어 회로(522)는 제 2 지연 코드에 기초하여 제 2 및 제 4 제어 신호들(CTRL2, CTRL4)을 생성할 수 있다.
도 12는 도 1의 메모리 장치의 버퍼 다이와 제 1 메모리 다이를 예시적으로 보여주는 블록도이다. 제 1 메모리 다이(610)는 제 1 커맨드 디코더(611), 제 1 메모리 셀 어레이(612), 제 1 지연 제어 회로(613), 제 2 지연 제어 회로(614), 및 제 1 FIFO 유닛(616)을 포함할 수 있다. 제 1 메모리 다이(610)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 제 1 메모리 다이(110)의 구성 요소들과 동일하게 동작할 수 있다. 버퍼 다이(620)는 제 2 커맨드 디코더(621), 출력 제어 회로(623), 제 2 FIFO 유닛(626), 및 캘리브레이션 유닛(627)을 포함할 수 있다. 버퍼 다이(620)의 구성 요소들은 유사한 참조 번호를 갖는 도 2의 버퍼 다이(120)의 구성 요소들과 동일하게 동작할 수 있다.
도 2를 참조하면, 제 2 제어 신호(CTRL2)를 생성하는 제 2 지연 제어 회로(122)는 버퍼 다이(120)에 배치될 수 있다. 반면에, 다시 도 12를 참조하면, 제 2 제어 신호(CTRL2)를 생성하는 제 2 지연 제어 회로(614)는 제 1 메모리 다이(610)에 배치될 수도 있다. 캘리브레이션 유닛(627)은 지연 코드를 생성하고 제 3 관통 전극을 통해 지연 코드를 제 2 지연 제어 회로(614)로 전송할 수 있다. 제 2 지연 제어 회로(614)는 제 1 커맨드 디코더(611)의 제 1 내부 읽기 신호(IRS1) 및 지연 코드에 기초하여 제 2 제어 신호(CTRL2)를 생성할 수 있다. 제 1 경로는 도 2의 제 1 경로와 유사하게, 제 3 관통 전극, 제 2 지연 제어 회로(614), 그리고 제 1 및 제 2 관통 전극들 중 어느 하나를 포함할 수 있다.
도 13은 도 1의 메모리 장치의 버퍼 다이, 제 1 메모리 다이, 및 제 2 메모리 다이를 예시적으로 보여주는 블록도이다. 제 1 메모리 다이(710)는 제 1 커맨드 디코더(711), 제 1 메모리 셀 어레이(712), 제 1 지연 제어 회로(713), 제 2 지연 제어 회로(714), 및 제 1 FIFO 유닛(716)을 포함할 수 있다. 제 2 메모리 다이(730)는 제 1 메모리 다이(710)와 실질적으로 동일하게 제조될 수 있다. 제 2 메모리 다이(730)는 제 3 커맨드 디코더(731), 제 2 메모리 셀 어레이(732), 제 3 지연 제어 회로(733), 제 4 지연 제어 회로(734), 및 제 3 FIFO 유닛(736)을 포함할 수 있다. 제 1 및 제 2 메모리 다이들(710, 730)의 구성 요소들은 유사한 참조 번호를 갖는 도 12의 제 1 메모리 다이(610)의 구성 요소들 또는 도 7의 제 1 및 제 2 메모리 다이들(410, 430)의 구성 요소들과 동일하게 동작할 수 있다.
버퍼 다이(720)는 제 2 커맨드 디코더(721), 출력 제어 회로(723), 제 2 FIFO 유닛(726), 및 캘리브레이션 유닛(727)을 포함할 수 있다. 버퍼 다이(720)의 구성 요소들은 유사한 참조 번호를 갖는 도 7 및 도 12의 버퍼 다이들(420, 620)의 구성 요소들과 동일하게 동작할 수 있다.
도 13을 참조하면, 제 1 메모리 다이(710)는 제 2 제어 신호(CTRL2)를 생성하는 제 2 지연 제어 회로(714)를 포함할 수 있고, 제 2 메모리 다이(730)는 제 4 제어 신호(CTRL4)를 생성하는 제 4 지연 제어 회로(734)를 포함할 수 있다. 버퍼 다이(720)의 캘리브레이션 유닛(727)은 제 3 관통 전극을 통해 지연 코드를 제 2 지연 제어 회로(714)로 전송할 수 있고 제 3 관통 전극 및 적어도 하나의 제 8 관통 전극을 통해 지연 코드를 제 4 지연 제어 회로(734)로 전송할 수 있다. 제 2 경로는 도 7의 제 2 경로와 유사하게, 제 3 관통 전극, 적어도 하나의 제 8 관통 전극, 제 4 지연 제어 회로(734), 적어도 하나의 제 5 관통 전극과 적어도 하나의 제 4 관통 전극 중 어느 하나, 및 제 7 관통 전극을 포함할 수 있다.
도 14는 도 1의 제 1 및 제 2 메모리 다이들을 예시적으로 보여주는 블록도이다. 도 14에서, 버퍼 다이의 도시는 생략되었다. 제 1 메모리 다이(810)는 제 1 커맨드 디코더(811), 제 1 메모리 셀 어레이(812), 제 1 지연 제어 회로(813), 제 2 지연 제어 회로(814), 제 1 FIFO 유닛(816), 및 제 1 비교 유닛(819)을 포함할 수 있다. 제 2 메모리 다이(830)는 제 1 메모리 다이(810)와 실질적으로 동일하게 제조될 수 있다. 제 2 메모리 다이(830)는 제 3 커맨드 디코더(831), 제 2 메모리 셀 어레이(832), 제 3 지연 제어 회로(833), 제 4 지연 제어 회로(834), 제 3 FIFO 유닛(836), 및 제 2 비교 유닛(839)을 포함할 수 있다. 제 1 및 제 2 메모리 다이들(810, 830)의 구성 요소들은 유사한 참조 번호를 갖는 도 11 및 도 13의 제 1 및 제 2 메모리 다이들(510, 530, 710, 730)의 구성 요소들과 동일하게 동작할 수 있다.
제 2 및 제 4 지연 제어 회로들(814, 834)이 각각 제 1 및 제 2 메모리 다이들(810, 830)에 배치되므로, 제 1 비교 유닛(819)은 관통 전극을 이용하지 않고 제 1 지연 코드를 제 2 지연 제어 회로(814)로 제공할 수 있고 그리고 제 2 비교 유닛(839)도 관통 전극을 이용하지 않고 제 3 지연 코드를 제 4 지연 제어 회로(834)로 제공할 수 있다. 제 2 지연 제어 회로(814)는 제 1 비교 유닛(819)의 제 1 지연 코드 및 버퍼 다이의 캘리브레이션 유닛(미도시)의 제 2 지연 코드를 이용하여 제 2 제어 신호(CTRL2)를 생성할 수 있다. 제 4 지연 제어 회로(834)는 제 2 비교 유닛(839)의 제 3 지연 코드 및 버퍼 다이의 캘리브레이션 유닛(미도시)의 제 2 지연 코드를 이용하여 제 4 제어 신호(CTRL4)를 생성할 수 있다.
도 15는 도 2 내지 도 14의 메모리 장치들로부터 데이터가 출력되는 동작을 예시적으로 보여주는 타이밍도이다. 도 2 내지 도 14의 메모리 장치들(100~800)은 도 15의 타이밍도와 같이 동작할 수 있다. 다만, 설명의 편의를 위해, 도 15는 도 2를 참조하여 설명한다.
T1 시점에서, 메모리 장치(100)는 외부로부터 입력되는 클럭 신호(CK)에 동기된 읽기 명령을 수신할 수 있다. T1 시점 이후, 메모리 장치(100)는 CCD 간격으로 읽기 명령들을 더 수신할 수 있다. 도 15에서, 예시적으로 CCD 간격은 1 X tCK로 도시되었고 CCD는 1이다. 여기서, tCK는 클럭 신호(CK)의 주기를 나타낸다.
T2 시점에서, 제 1 메모리 다이(110)의 제 1 지연 제어 회로(113)는 제 1 제어 신호(CTRL1)를 생성할 수 있다. T2 시점과 T1 시점간의 간격인 a는 읽기 명령이 메모리 장치(100)로 입력된 시점부터 제 1 제어 신호(CTRL1)가 발생하는 시점까지의 간격을 나타낼 수 있다. T2 시점 이후, 제 1 메모리 셀 어레이(110, 즉 코어)로부터 데이터가 출력될 수 있다. 예를 들어, 읽기 명령이 메모리 장치(100)로 입력된 후 제 1 메모리 셀 어레이(112)로부터 데이터가 출력되기까지의 간격은 X x tCK일 수 있다.
T3 시점에서, 버퍼 다이(120)의 제 2 지연 제어 회로(122)는 제 2 제어 신호(CTRL2)를 생성할 수 있다. T1 시점에서 X x tCK만큼 경과된 시점부터 제 2 제어 신호(CTRL2)가 생성되는 시점까지의 간격은 b일 수 있다. T3 시점 이후, 제 1 FIFO 유닛(116)으로부터 데이터가 출력될 수 있다.
T3 시점 이후, 출력 제어 회로(123)는 출력 제어 신호(CTRL_OUT)를 생성할 수 있다. 제 2 FIFO 유닛(126)은 데이터를 외부로 출력할 수 있다. T1 시점에서 읽기 레이턴시(RL)만큼 지연된 시점부터 출력 제어 신호(CTRL_OUT)가 생성되는 시점까지의 간격은 c일 수 있다.
먼저, 제 1 FIFO 유닛(116)의 마진을 설명한다. 제 1 FIFO 유닛(116)의 데이터 입력 시점은 제 1 FIFO 유닛(116)의 데이터 출력 시점보다 앞서야 한다. 따라서, 아래의 수학식 1이 성립할 수 있다. amax는 상술한 a의 최대 간격을 나타낸다. bmax는 상술한 b의 최대 간격을 나타낸다.
Figure pat00001
또한, 제 1 FIFO 유닛(116)의 데이터 출력 시점은 다음 읽기 명령에 따른 제 1 FIFO 유닛(116)의 데이터 입력 시점보다 앞서야 한다. 따라서, 아래의 수학식 2가 성립할 수 있다. amin는 상술한 a의 최소 간격을 나타낸다. bmin는 상술한 b의 최소 간격을 나타낸다. n은 제 1 FIFO 유닛(116)의 깊이를 나타낼 수 있다.
Figure pat00002
다음으로, 제 2 FIFO 유닛(126)의 마진을 설명한다. 제 2 FIFO 유닛(126)의 데이터 입력 시점은 제 2 FIFO 유닛(126)의 데이터 출력 시점보다 앞서야 한다. 따라서, 아래의 수학식 3이 성립할 수 있다. cmax는 상술한 c의 최대 간격을 나타낼 수 있다.
Figure pat00003
또한, 제 2 FIFO 유닛(126)의 데이터 출력 시점은 다음 읽기 명령에 따른 제 2 FIFO 유닛(126)의 데이터 입력 시점보다 앞서야 한다. 따라서, 아래의 수학식 4가 성립할 수 있다. cmin는 상술한 c의 최소 간격을 나타낼 수 있다. m은 제 2 FIFO 유닛(126)의 깊이를 나타낼 수 있다.
Figure pat00004
수학식 1 및 수학식 2를 정리하면, tCKmin 조건이 수학식 5와 같이 도출될 수 있다. 수학식 5를 참조하면, 메모리 장치(100)의 클럭의 최소 주기인 tCKmin은 제 1 메모리 셀 어레이(112)가 읽기 명령에 응답하여 데이터를 출력하기까지의 시간을 나타내는 X에 기초하여 결정될 수 있다.
Figure pat00005
수학식 3 및 수학식 4를 정리하면, tCKmax 조건이 수학식 6과 같이 도출될 수 있다. tCKmin을 얻을 수 있는 X가 결정되면, tCKmax의 제약이 없는 제 1 및 제 2 FIFO 유닛들(116, 126)의 깊이들(n, m)이 결정될 수 있다.
Figure pat00006
tCKmax의 제약을 없애려면, 제 1 FIFO 유닛(116)의 깊이를 나타내는 n은 X/CCD보다 커야 하고 그리고 제 2 FIFO 유닛(126)의 깊이를 나타내는 m은 (RL-X)/CCD보다 커야 한다. m을 증가시키면 제 2 FIFO 유닛(126)의 면적이 커지게 된다. 다만, 전술한대로, 제 2 FIFO 유닛(126)이 배치되는 도 1의 버퍼 다이(11_9)의 물리 계층(12)의 면적에 제약이 있다. 따라서, 본 발명의 실시 예에 따르면, m이 조정되는 대신에, n과 X가 조정될 수 있다. m은 2 이하로 고정될 수 있다. 좀 더 구체적으로, tCK와 (bmin-cmin) 값에 따라 X가 가변될 수 있다. 예를 들어, tCK가 감소하고 (bmin-cmin) 값이 증가할수록, (RL-X)는 증가할 수 있다. 반대로, tCK가 증가하고 (bmin-cmin) 값이 감소할수록, (RL-X)는 감소할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 메모리 장치; 120: 버퍼 다이;
110: 제 1 메모리 다이; 121: 제 2 커맨드 디코더;
111: 제 1 커맨드 디코더; 122: 제 2 지연 제어 회로;
112: 제 1 메모리 셀 어레이; 123: 제 3 지연 제어 회로;
113: 제 1 지연 제어 회로; 126: 제 2 FIFO 유닛;
116: 제 1 FIFO 유닛; 127: 캘리브레이션 유닛;

Claims (10)

  1. 읽기 명령을 수신하는 버퍼 다이 및 상기 버퍼 다이로부터 전송되는 상기 읽기 명령을 수신하는 메모리 다이를 포함하되,
    상기 메모리 다이는:
    상기 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 출력되는 상기 데이터를 샘플링하고 그리고 상기 버퍼 다이로부터 전송되는 제어 신호에 기초하여, 제 1 관통 전극을 통해 상기 데이터를 상기 버퍼 다이로 출력하는 제 1 FIFO(First-In First-Out) 유닛을 포함하고,
    상기 버퍼 다이는:
    상기 메모리 다이로부터 제 2 관통 전극을 통해 전송되는 상기 제어 신호에 기초하여, 상기 제 1 FIFO 유닛으로부터 상기 제 1 관통 전극을 통해 출력되는 상기 데이터를 샘플링(sampling)하는 제 2 FIFO 유닛;
    상기 메모리 다이로부터 상기 제 1 FIFO 유닛까지 그리고 상기 제 1 FIFO 유닛부터 상기 제 2 FIFO 유닛까지의 경로의 레이턴시(latency)에 기초하여, 지연 코드를 생성하는 캘리브레이션 유닛(calibration unit); 및
    상기 읽기 명령 및 상기 지연 코드에 기초하여, 제 3 관통 전극을 통해 상기 메모리 다이로 전송되는 상기 제어 신호를 생성하는 지연 제어 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 FIFO 유닛에 저장되는 상기 데이터의 비트 수를 나타내는 상기 제 2 FIFO 유닛의 깊이는 상기 제 1 FIFO 유닛에 저장되는 상기 데이터의 비트 수를 나타내는 상기 제 1 FIFO 유닛의 깊이보다 작은 메모리 장치.
  3. 제 2 항에 있어서,
    상기 캘리브레이션 유닛은, 상기 제 3 관통 전극을 포함하고 그리고 상기 제 1 관통 전극 및 상기 제 2 관통 전극 중 하나를 포함하는 상기 경로의 상기 레이턴시를, 카운팅(counting)하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 캘리브레이션 유닛은:
    측정 모드에서 상기 경로를 통해 전송되는 클럭 신호의 지연을 카운팅하는 카운터; 및
    사전에 결정된 레이턴시를 나타내는 값에서 상기 카운터의 카운팅 값을 빼서 상기 지연 코드를 계산하는 감산기를 포함하고,
    상기 지연 코드는 상기 제 1 FIFO 유닛의 상기 깊이에 대응하고 상기 카운팅 값은 상기 제 2 FIFO 유닛의 상기 깊이에 대응하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 버퍼 다이는 상기 읽기 명령을 디코딩(decoding)하여 내부 읽기 신호를 생성하는 커맨드 디코더를 더 포함하고, 그리고
    상기 지연 제어 회로는 상기 지연 코드에 따라 상기 내부 읽기 신호를 지연시켜서 상기 제어 신호를 생성하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 지연 제어 회로는 상기 측정 모드에서는 상기 지연 코드에 따라 상기 클럭 신호를 지연시키지 않고, 그리고 상기 버퍼 다이가 상기 읽기 명령을 수신하면 상기 지연 코드에 따라 상기 내부 읽기 신호를 지연시키는 메모리 장치.
  7. 제 5 항에 있어서,
    상기 메모리 다이인 제 1 메모리 다이는:
    상기 읽기 명령을 디코딩하는 제 1 커맨드 디코더; 및
    상기 제 1 커맨드 디코더의 제어에 따라 제 1 제어 신호를 생성하는 제 1 지연 제어 회로를 더 포함하고,
    상기 제 1 FIFO 유닛은 상기 제 1 제어 신호에 기초하여, 상기 메모리 셀 어레이인 제 1 메모리 셀 어레이로부터 출력되는 상기 데이터인 제 1 데이터를 샘플링하고,
    상기 버퍼 다이의 상기 커맨드 디코더는 제 2 커맨드 디코더이고, 그리고
    상기 버퍼 다이의 상기 지연 제어 회로는 상기 제어 신호인 제 2 제어 신호를 생성하는 제 2 지연 제어 회로인 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 다이와 동일하게 제조되는 제 2 메모리 다이를 더 포함하고,
    상기 제 2 메모리 다이는:
    상기 읽기 명령에 응답하여 제 2 데이터를 출력하는 제 2 메모리 셀 어레이;
    상기 읽기 명령을 디코딩하는 제 3 커맨드 디코더;
    상기 제 3 커맨드 디코더의 제어에 따라 제 3 제어 신호를 생성하는 제 3 지연 제어 회로; 및
    상기 제 3 제어 신호에 기초하여, 상기 제 2 메모리 셀 어레이로부터 출력되는 상기 제 2 데이터를 샘플링하고 그리고 상기 버퍼 다이로부터 전송되는 제 4 제어 신호에 기초하여, 적어도 하나의 제 4 관통 전극 및 상기 제 1 관통 전극을 통해 상기 제 2 데이터를 상기 버퍼 다이로 출력하는 제 3 FIFO 유닛을 포함하고,
    상기 버퍼 다이의 상기 제 2 FIFO 유닛은, 상기 제 2 메모리 다이로부터 적어도 하나의 제 5 관통 전극을 통해 전송되는 상기 제 4 제어 신호에 기초하여, 상기 제 3 FIFO 유닛으로부터 상기 적어도 하나의 제 4 관통 전극 및 상기 제 1 관통 전극을 통해 출력되는 상기 제 2 데이터를 더 샘플링하고,
    상기 버퍼 다이는, 상기 측정 모드에서 상기 경로인 제 1 경로를 통과하는 상기 클럭 신호인 제 1 클럭 신호를 생성하고 상기 버퍼 다이로부터 상기 제 3 FIFO 유닛까지 그리고 상기 제 3 FIFO 유닛부터 상기 제 2 FIFO 유닛까지의 제 2 경로를 통과하는 제 2 클럭 신호를 생성하고, 그리고
    상기 캘리브레이션 유닛은 상기 제 1 및 제 2 경로들을 통과한 클럭 신호들 중 더 지연된 신호에 기초하여, 상기 지연 코드를 생성하는 메모리 장치.
  9. 읽기 명령을 수신하는 버퍼 다이 및 상기 버퍼 다이로부터 전송되는 상기 읽기 명령을 수신하는 메모리 다이를 포함하되,
    상기 메모리 다이는:
    상기 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이;
    상기 읽기 명령 및 상기 버퍼 다이로부터 출력되는 지연 코드에 기초하여, 제어 신호를 생성하는 지연 제어 회로; 및
    상기 메모리 셀 어레이로부터 출력되는 상기 데이터를 샘플링(sampling)하고 그리고 상기 제어 신호에 기초하여, 제 1 관통 전극을 통해 상기 데이터를 상기 버퍼 다이로 출력하는 제 1 FIFO(First-In First-Out) 유닛을 포함하고,
    상기 버퍼 다이는:
    상기 메모리 다이로부터 제 2 관통 전극을 통해 전송되는 상기 제어 신호에 기초하여, 상기 제 1 FIFO 유닛으로부터 상기 제 1 관통 전극을 통해 출력되는 상기 데이터를 샘플링하는 제 2 FIFO 유닛; 및
    상기 버퍼 다이로부터 상기 제 1 FIFO 유닛까지 그리고 상기 제 1 FIFO 유닛부터 상기 제 2 FIFO 유닛까지의 경로의 레이턴시(latency)에 기초하여, 상기 지연 코드를 생성하는 캘리브레이션 유닛(calibration unit)을 포함하는 메모리 장치.
  10. 읽기 명령을 수신하는 버퍼 다이 및 상기 버퍼 다이로부터 전송되는 상기 읽기 명령을 수신하는 복수의 메모리 다이들을 포함하되,
    상기 복수의 메모리 다이들 각각은:
    상기 읽기 명령에 응답하여 데이터를 출력하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 출력되는 상기 데이터를 샘플링(sampling)하고 그리고 제어 신호에 기초하여, 적어도 하나의 제 1 관통 전극을 통해 상기 데이터를 상기 버퍼 다이로 출력하는 제 1 FIFO(First-In First-Out) 유닛을 포함하고,
    상기 버퍼 다이는:
    상기 복수의 메모리 다이들 각각으로부터 적어도 하나의 제 2 관통 전극을 통해 전송되는 상기 제어 신호에 기초하여, 상기 제 1 FIFO 유닛으로부터 상기 적어도 하나의 제 1 관통 전극을 통해 출력되는 상기 데이터를 샘플링하는 제 2 FIFO 유닛; 및
    상기 메모리 다이로부터 상기 제 1 FIFO 유닛까지 그리고 상기 제 1 FIFO 유닛으로부터 상기 제 2 FIFO 유닛까지의 경로의 레이턴시(latency)에 기초하여, 상기 제어 신호의 지연을 나타내는 지연 코드를 생성하는 캘리브레이션 유닛(calibration unit)을 포함하는 메모리 장치.
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