TW201946053A - 使用經矽穿孔傳送之控制訊號對資料進行取樣的記憶裝置 - Google Patents

使用經矽穿孔傳送之控制訊號對資料進行取樣的記憶裝置 Download PDF

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Abstract

一種記憶裝置的記憶體晶粒包括第一先進先出電路，其取樣自記憶單元陣列輸出的資料並基於自緩衝器晶粒傳送的控制訊號將資料經由第一矽穿孔輸出至緩衝器晶粒。記憶裝置的緩衝器晶粒包括第二先進先出電路、校準電路及延時控制電路，第二先進先出電路基於自記憶體晶粒經由第二矽穿孔傳送的控制訊號而取樣自第一先進先出單元輸出的資料，校準電路基於自緩衝器晶粒至第一先進先出電路且自第一先進先出電路至第二先進先出電路的路徑的延遲產生延時碼，延時控制電路基於讀取命令及延時碼產生控制訊號，控制訊號經由第三矽穿孔傳送至記憶體晶粒。

Description

使用經矽穿孔傳送之控制訊號的記憶裝置取樣資料
本揭露是有關於一種半導體裝置，且更具體而言，是有關於一種使用經矽穿孔（TSV；或矽穿孔）傳送之控制訊號對資料進行取樣的記憶裝置。
可對多個記憶體晶粒進行堆疊以提高記憶裝置的集成度。具有三維結構的記憶裝置可儲存及處理大量資料。為形成三維結構，可對半導體晶粒應用各種封裝技術。具體而言，由於矽穿孔（through silicon via，TSV）適用於達成記憶裝置的小型化及高的速度，因此可使用矽穿孔來堆疊半導體晶粒。
自堆疊式記憶體晶粒輸出訊號的時間點可能會因記憶體晶粒的製程變化、電壓變化及溫度變化而異。輸出時間點之間的差異可使記憶裝置難以以高的速度運作。另外，在其中用於補償輸出時間點的電路位於其中堆疊有記憶體晶粒的緩衝器晶粒上的情形中，緩衝器晶粒的面積可增大。
本揭露的實施例提供一種使用經矽穿孔傳送之控制訊號對資料進行取樣的記憶裝置。
根據示例性實施例，一種記憶裝置可包括緩衝器晶粒以及記憶體，所述緩衝器晶粒接收讀取命令，所述記憶體接收自所述緩衝器晶粒傳送的所述讀取命令。所述記憶體晶粒可包括記憶單元陣列以及第一先進先出（first-in first-out，FIFO）電路，所述記憶單元陣列因應於所述讀取命令而輸出資料，所述第一先進先出（FIFO）電路對自所述記憶單元陣列輸出的所述資料進行取樣並基於自所述緩衝器晶粒傳送的控制訊號而將所述資料經由第一矽穿孔輸出至所述緩衝器晶粒。所述緩衝器晶粒可包括第二先進先出電路、校準單元以及延時控制電路，所述第二先進先出電路基於自所述記憶體晶粒經由第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述第一矽穿孔輸出的所述資料進行取樣，所述校準單元基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生延時碼，所述延時控制電路基於所述讀取命令及所述延時碼而產生所述控制訊號，所述控制訊號經由第三矽穿孔傳送至所述記憶體晶粒。
根據示例性實施例，一種記憶裝置可包括緩衝器晶粒以及記憶體晶粒，所述緩衝器晶粒接收讀取命令，所述記憶體晶粒接收自所述緩衝器晶粒傳送的所述讀取命令。所述記憶體晶粒可包括記憶單元陣列、延時控制電路以及第一先進先出電路，所述記憶單元陣列因應於所述讀取命令而輸出資料，所述延時控制電路基於所述讀取命令及自所述緩衝器晶粒輸出的延時碼而產生控制訊號，所述第一先進先出電路對自所述記憶單元陣列輸出的所述資料進行取樣並基於所述控制訊號將所述資料經由第一矽穿孔輸出至所述緩衝器晶粒。所述緩衝器晶粒可包括第二先進先出電路以及校準單元，所述第二先進先出電路基於自所述記憶體晶粒經由第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述第一矽穿孔輸出的所述資料進行取樣，所述校準單元基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生所述延時碼。
根據示例性實施例，一種記憶裝置可包括緩衝器晶粒以及多個記憶體晶粒，所述緩衝器晶粒接收讀取命令，所述多個記憶體晶粒接收自所述緩衝器晶粒傳送的所述讀取命令。所述多個記憶體晶粒中的每一者可包括記憶單元陣列以及第一先進先出電路，所述記憶單元陣列因應於所述讀取命令而輸出資料，所述第一先進先出電路對自所述記憶單元陣列輸出的所述資料進行取樣並基於所述控制訊號而將所述資料經由至少一個第一矽穿孔輸出至所述緩衝器晶粒。所述緩衝器晶粒可包括第二先進先出電路以及校準單元，所述第二先進先出電路基於自所述多個記憶體晶粒中的每一者經由至少一個第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述至少一個第一矽穿孔輸出的所述資料進行取樣，所述校準單元基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生表示所述控制訊號的延時的延時碼。
以下，可詳細且清楚地闡述本發明概念的實施例以使此項技術中具有通常知識者易於實作本發明概念。
圖1是示出根據本發明概念實施例的電子裝置的圖。電子裝置10可包括記憶裝置11、系統晶片（system on chip，SoC）13及中介層15。
本文所述的記憶裝置可指例如以下各種項目：半導體記憶裝置、形成於半導體基板中或半導體基板上的一或多個邏輯裝置或記憶單元、半導體晶片、記憶體晶片、記憶體晶粒、邏輯晶片、封裝、包括一或多個記憶體晶片以及可選的一或多個邏輯晶片的封裝或其組合。記憶裝置（例如，半導體晶片、記憶體晶片或邏輯晶片）可自晶圓形成。記憶裝置可包括封裝（其可包括堆疊於封裝基板上的一或多個晶片）或者層疊式封裝裝置（package-on-package device）（包括多個封裝）。
本文所述電子裝置可指該些裝置中的一者且亦可包括包含該些裝置的產品，例如記憶卡、記憶模組、包括附加組件的硬驅動機、行動電話、膝上型電腦、平板（tablet）、桌上型電腦、照相機、伺服器、計算系統或其他消費者電子裝置等。
記憶裝置11可包括第一記憶體晶粒11_1至第八記憶體晶粒11_8以及緩衝器晶粒11_9。第一記憶體晶粒11_1至第八記憶體晶粒11_8可在垂直方向上依序堆疊於緩衝器晶粒11_9上。第一記憶體晶粒11_1至第八記憶體晶粒11_8以及緩衝器晶粒11_9可經由排列成矩陣形式的微凸塊及矽穿孔TSV電性連接至彼此。TSV可被稱為基板穿孔（through substrate via）。矽穿孔及微凸塊的位置並非僅限於圖1的例示。舉例而言，儘管設置於第一行COL1中的第一記憶體晶粒11_1至第八記憶體晶粒11_8以及緩衝器晶粒11_9的多個矽穿孔及微凸塊連接至彼此，然而設置於第一行COL1中的第一記憶體晶粒11_1至第八記憶體晶粒11_8的矽穿孔可連接至設置於第二行COL2、第三行COL3或第四行COL4中的緩衝器晶粒11_9的矽穿孔。
第一記憶體晶粒11_1至第八記憶體晶粒11_8可相同地製造。第一記憶體晶粒11_1至第八記憶體晶粒11_8可構成堆疊。記憶裝置11在圖1中被示出為包括八個記憶體晶粒11_1至11_8。然而，本發明概念並非僅限於此。此處，記憶體晶粒可被稱為「核心晶粒」、「從晶粒」等，且晶粒可被稱為「晶片」。
緩衝器晶粒11_9可與位於記憶裝置11外部的裝置（例如，SoC 13）進行通訊。緩衝器晶粒11_9可將自SoC 13提供的位址及資料傳送至第一記憶體晶粒11_1至第八記憶體晶粒11_8且可自第一記憶體晶粒11_1至第八記憶體晶粒11_8接收資料。緩衝器晶粒11_9可在第一記憶體晶粒11_1至第八記憶體晶粒11_8與緩衝器晶粒11_9之間提供介面。緩衝器晶粒11_9可包括與SoC 13電性連接的物理層（physical layer，PHY）12。此處，緩衝器晶粒11_9可被稱為「介面晶粒」、「主晶粒」、「邏輯晶粒」等。
在實施例中，記憶裝置11可為通用動態隨機存取記憶體（dynamic random access memory，DRAM）裝置，例如，雙倍資料速率（double data rate，DDR）同步動態隨機存取記憶體（synchronous DRAM，SDRAM）、第二代DDR SDRAM裝置、第三代DDR SDRAM裝置、第四代DDR SDRAM裝置或第五代DDR SDRAM裝置。記憶裝置11可為行動DRAM裝置，例如低功率雙倍資料速率（low power double data rate，LPDDR）SDRAM裝置、第二代LPDDR SDRAM裝置、第三代LPDDR SDRAM裝置、第四代LPDDR SDRAM裝置、第四代升級版LPDDR SDRAM裝置或第五代LPDDR SDRAM裝置。記憶裝置11可為圖形DRAM裝置，例如圖形雙倍資料速率（graphics double data rate，GDDR）同步圖形隨機存取記憶體（synchronous graphics random access memory，SGRAM）裝置、第二代GDDR SGRAM裝置、第三代GDDR SGRAM裝置、第四代GDDR SGRAM裝置、第五代GDDR SGRAM裝置或第六代GDDR SGRAM裝置。記憶裝置11可為提供大的容量及高的頻寬的記憶裝置，例如寬的輸入/輸出（input/output，I/O）、高頻寬記憶體（high bandwidth memory，HBM）、第二代HBM、第三代HBM、混合記憶體立方體（hybrid memory cube，HMC）。
SoC 13可包括用於電子裝置10所支援的應用的處理器，所述處理器可執行各種操作。舉例而言，SoC 13可包括以下中的至少一者：中央處理單元（central processing unit，CPU）、影像訊號處理單元（image signal processing unit，ISP）、數位訊號處理單元（digital signal processing unit，DSP）、圖形處理單元（graphics processing unit，GPU）、視覺處理單元（vision processing unit，VPU）及神經處理單元（neural processing unit，NPU）。SoC 13可包括與緩衝器晶粒11_9電性連接的物理層（PHY）14。SoC 13可向記憶裝置11儲存操作所需的資料或者可自記憶裝置11讀取操作所需的資料。
中介層15可連接記憶裝置11與SoC 13。具體而言，中介層15可提供實體路徑，所述實體路徑介於記憶裝置11與SoC 13之間且由用於電性連接的導電材料形成。在一些實例中，中介層15可為矽中介層。在一些實施例中，中介層15可為印刷電路板（printed circuit board，PCB）或封裝基板。
圖2是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及第一記憶體晶粒的方塊圖。將參照圖1來對圖2進行闡述。第一記憶體晶粒110可為圖1所示第一記憶體晶粒11_1。緩衝器晶粒120可為圖1所示緩衝器晶粒11_9。記憶裝置100可包括第一記憶體晶粒110及緩衝器晶粒120。記憶裝置100可為圖1所示記憶裝置11。在一些實例中，第一記憶體晶粒110可為圖1所示第二記憶體晶粒11_2至第八記憶體晶粒11_8中的任一者。用於第一記憶體晶粒110與緩衝器晶粒120之間的通訊的第一矽穿孔TSV1、第二矽穿孔TSV2、第三矽穿孔TSV3及第六矽穿孔TSV6可經過緩衝器晶粒120。除了圖2所示矽穿孔之外，在緩衝器晶粒120中可更形成有其他矽穿孔。
在示例性實施例中，第一矽穿孔、第二矽穿孔、第三矽穿孔及第六矽穿孔中的每一者可穿透緩衝器晶粒120或第一記憶體晶粒110，且第一矽穿孔、第二矽穿孔、第三矽穿孔及第六矽穿孔可在水平方向上彼此間隔開。
第一記憶體晶粒110可包括第一命令解碼器111、第一記憶單元陣列112、第一延時控制電路113及第一先進先出（FIFO）單元116。本文所述「單元」可指「電路」。
第一命令解碼器111可自緩衝器晶粒120經由第六矽穿孔接收位址（或命令位址）。此處，位址可構成AWORD，且可包括列命令、列位址、行命令、行位址等。為使圖式簡潔起見，將第六矽穿孔示出為包括一個矽穿孔，但第六矽穿孔的數目可為一或更多個。在示例性實施例中，緩衝器晶粒120可更包括命令緩衝器（未示出）。在一些實例中，命令緩衝器可使AWORD訊號延時。因此，第一命令解碼器111可自緩衝器晶粒120的命令緩衝器接收AWORD訊號的延時訊號。
第一命令解碼器111可對自緩衝器晶粒120傳送的各種命令（例如，激活命令、寫入命令、再新命令、讀取命令、預充電命令等）進行解碼。第一命令解碼器111可對命令進行解碼且可控制構成第一記憶體晶粒110的電路（第一記憶單元陣列112、第一延時控制電路113等）。
第一記憶單元陣列112在字元線（即，列）與位元線（即，行）的交叉部位處可包括記憶單元（未示出）。舉例而言，記憶單元可為DRAM單元、靜態隨機存取記憶體（static random access memory，SRAM）單元、反及快閃記憶單元、反或快閃記憶單元、電阻式隨機存取記憶體（resistive random access memory，RRAM）單元、鐵電式隨機存取記憶體（ferroelectric random access memory，FRAM）單元、相變隨機存取記憶體（phase change random access memory，PRAM）單元、閘流體隨機存取記憶體（thyristor random access memory，TRAM）單元、磁性隨機存取記憶體（magnetic random access memory，MRAM）單元等。
第一記憶單元陣列112可取決於記憶裝置100所支援的記憶庫的數目、容量等而被劃分成多個記憶庫。第一記憶單元陣列112的數目並非僅限於本揭露。
第一記憶單元陣列112可因應於寫入命令而儲存資料。第一記憶單元陣列112可因應於讀取命令而輸出所儲存的資料。圖中未示出在第一命令解碼器111的控制下控制第一記憶單元陣列112的列解碼器及行解碼器。
第一延時控制電路113可產生第一控制訊號CTRL1以對因應於讀取命令而自第一記憶單元陣列112輸出的資料進行取樣。舉例而言，第一延時控制電路113可基於第一命令解碼器111的第一內部讀取訊號IRS1而產生第一控制訊號CTRL1。第一延時控制電路113可在取決於讀取命令而自第一記憶單元陣列112輸出資料所需的時間之後產生第一控制訊號CTRL1。
在實施例中，第一命令解碼器111可在取決於讀取命令而自第一記憶單元陣列112輸出資料所需的時間之後產生第一內部讀取訊號IRS1。在另一實施例中，第一延時控制電路113接收第一內部讀取訊號IRS1，且接著第一延時控制電路113可在取決於讀取命令而自第一記憶單元陣列112輸出資料所需的時間之後產生第一控制訊號CTRL1。可將讀取命令與第一控制訊號CTRL1之間的時間間隔設置成記憶裝置100接收的時脈的週期的倍數。作為另外一種選擇，可將讀取命令與第一控制訊號CTRL1之間的時間間隔設置成絕對值，而不論記憶裝置100接收的時脈如何。
第一FIFO單元116可基於第一控制訊號CTRL1而對自第一記憶單元陣列112輸出的資料進行取樣。第一FIFO單元116可基於第二控制訊號CTRL2而將經取樣的資料經由第一矽穿孔輸出至緩衝器晶粒120。詳言之，資料可由多個位元構成。第一FIFO單元116可自第一經取樣的位元到最末經取樣的位元依序輸出經取樣的位元。第一FIFO單元116的深度可表示第一FIFO單元116可取樣的位元數目。
在實施例中，可取決於第一記憶體晶粒110的特性（例如，第一記憶體晶粒110的製程、電壓及溫度（a process, a voltage and a temperature，PVT）變化）以及緩衝器晶粒120的特性來確定第一FIFO單元116的深度。詳言之，第一FIFO單元116的深度可取決於以下條件來確定：取決於讀取命令而自第一記憶單元陣列112輸出資料所需的時間、自緩衝器晶粒120輸出資料所需的時間、記憶裝置100的讀取延遲等。
記憶體晶粒中的每一者（例如，圖1所示第一記憶體晶粒11_1至第八記憶體晶粒11_8）可包括第一FIFO單元116，且記憶體晶粒中的第一FIFO單元116的深度可彼此相同或不同。舉例而言，記憶體晶粒中的每一者可包括第一FIFO單元116以使自記憶體晶粒輸出的資料的輸出時間點（或讀取時間點）彼此同步，而不論記憶體晶粒的PVT變化如何。
緩衝器晶粒120可包括第二命令解碼器121、第二延時控制電路122、輸出控制電路123、第二FIFO單元126及校準單元127。
如在第一命令解碼器111中一般，第二命令解碼器121可對自記憶裝置100外部（例如，圖1所示SoC 13）傳送的命令進行解碼。第二命令解碼器121可對構成緩衝器晶粒120的電路（第二延時控制電路122、輸出控制電路123、校準單元127等）進行控制。第二命令解碼器121可因應於讀取命令向第二延時控制電路122及輸出控制電路123提供第二內部讀取訊號IRS2。
第二延時控制電路122可基於向記憶裝置100輸入的讀取命令以及自校準單元127提供的延時碼而產生第二控制訊號CTRL2。第二控制訊號CTRL2可經由第三矽穿孔傳送至第一記憶體晶粒110。第二延時控制電路122可慮及第一FIFO單元116的輸出時序及第二FIFO單元126的取樣時序產生第二控制訊號CTRL2。作為另外一種選擇，第二命令解碼器121可慮及第一FIFO單元116的輸出時序及第二FIFO單元126的取樣時序產生第二內部讀取訊號IRS2。
輸出控制電路123可基於輸入至記憶裝置100的讀取命令而產生輸出控制訊號CTRL_OUT。此處，輸出控制訊號CTRL_OUT可對應於資料選通訊號DQS，資料選通訊號DQS用於對自記憶裝置100輸出的資料進行取樣。輸出控制電路123可慮及預先確定的讀取延遲以及第二FIFO單元126與DQ輸入/輸出墊（未示出）之間的路徑而產生輸出控制訊號CTRL_OUT。舉例而言，可按照記憶裝置與SoC之間的協定、電子裝置工程設計聯合委員會（Joint Electron Device Engineering Council，JEDEC）標準等來預先定義讀取延遲。
第二FIFO單元126可基於自第一記憶體晶粒110傳送的第二控制訊號CTRL2而對自第一FIFO單元116經由第一矽穿孔傳送的資料進行取樣。由於第一FIFO單元116與第二FIFO單元126的位置差異、傳送第二控制訊號CTRL2所經由的路徑的實體長度等，第二FIFO單元126可較第一FIFO單元116晚地接收第二控制訊號CTRL2。
第二FIFO單元126可將經取樣的資料輸出至緩衝器晶粒120外部（例如，SoC 13）。如在第一FIFO單元116中一般，第二FIFO單元126可將經取樣的位元自第一經取樣的位元輸出至最末經取樣的位元。第二FIFO單元126的深度可表示第二FIFO單元126可取樣的位元數目。
在實施例中，第一記憶體晶粒110可包括第一FIFO單元116，且緩衝器晶粒120可包括第二FIFO單元126。舉例而言，可對第一FIFO單元116的深度、取樣時間點及輸出時間點以及第二FIFO單元126的深度、取樣時間點及輸出時間點進行校準或調整以補償第一記憶體晶粒110與緩衝器晶粒120之間的PVT變化（或PVT差異）。
在實施例中，第二FIFO單元126可不立即接收由緩衝器晶粒120產生的第二控制訊號CTRL2。第二FIFO單元126可自第一記憶體晶粒110經由第一矽穿孔接收資料，且可相似地自第一記憶體晶粒110經由第二矽穿孔接收第二控制訊號CTRL2。舉例而言，第二FIFO單元126可接收經過第二矽穿孔的第二控制訊號CTRL2。
在其中記憶裝置100的操作電壓降低且操作頻率增大的情形中，第二FIFO單元126對資料進行取樣的捕獲裕度（或取樣裕度）可減小。另外，所述捕獲裕度可能因第一記憶體晶粒110與緩衝器晶粒120之間的PVT變化而變化。因此，為增大及均勻地維持捕獲裕度，記憶裝置100可包括自第一FIFO單元116向第二FIFO單元126傳送資料所經由的路徑以及自第一FIFO單元116向第二FIFO單元126傳送第二控制訊號CTRL2所經由的路徑。所述路徑可彼此相同地構建，且路徑的負載可彼此相同。
自第二FIFO單元126輸出的資料的位元可對應於任何一個DQ（即，資料輸入/輸出訊號）。記憶裝置100的DQ的數目可按照JEDEC標準來確定。舉例而言，緩衝器晶粒120可包括與DQ的數目一樣多的第二FIFO單元126。DQ可構成「DWORD（資料字元）」。另外，第一記憶體晶粒110可基於DQ的數目而包括多個第一FIFO單元116。
對記憶裝置100支援的所有DQ進行驅動的電路可位於緩衝器晶粒120處。用於向對緩衝器晶粒120的DQ進行驅動的電路傳送資料的電路可分佈到圖1所示記憶體晶粒11_1至11_8中。舉例而言，位於緩衝器晶粒120處的第二FIFO單元126的數目可多於位於第一記憶體晶粒110處的第一FIFO單元116的數目。舉例而言，第一FIFO單元116的數目可不多於第二FIFO單元126的數目的一半。緩衝器晶粒120的CCD（行位址選通（CAS）至CAS延時或讀取至讀取延時）可大於第一記憶體晶粒110的CCD。緩衝器晶粒120中的物理層（指的是圖1所示PHY 12）的面積可受圖1所示SoC 13中的物理層（指的是圖1所示PHY 14）的面積的限制。因此，對第二FIFO單元126所處的緩衝器晶粒120的面積的限制可比對第一FIFO單元116所處的第一記憶體晶粒110的面積的限制差。
在實施例中，第二FIFO單元126的深度可小於第一FIFO單元116的深度。如上所述，由於所述深度表示欲被取樣的位元數目，因此第二FIFO單元126的面積可隨著深度變小而減小。舉例而言，第二FIFO單元126的深度可不大於2，且第二FIFO單元126接收的第二控制訊號CTRL2與輸出控制訊號CTRL_OUT的時間差可處於時脈的週期的兩倍範圍內。
校準單元127可計算讀取延遲中緩衝器晶粒120所需的延遲且可產生延時碼。舉例而言，讀取延遲可被劃分成：自輸入讀取命令時的時間點至自第一記憶單元陣列112輸出資料時的時間點的時間間隔；自第一記憶單元陣列112輸出資料時的時間點至自第一記憶體晶粒110輸出資料時的時間點的時間間隔；以及自第一記憶體晶粒110輸出資料時的時間點至自緩衝器晶粒120輸出資料時的時間點的時間間隔。
校準單元127可對第一路徑Path1（由交替的長虛線與短虛線示出）的延遲進行計數且可產生延時碼，第一路徑Path1包括自緩衝器晶粒120至第一FIFO單元116的路徑以及自第一FIFO單元116至第二FIFO單元126的路徑。基於由校準單元127產生的延時碼，第二延時控制電路122可對第二內部讀取訊號IRS2進行延時且可產生第二控制訊號CTRL2，以使第二FIFO單元126的面積被最小化且第二FIFO單元126的深度不大於2。舉例而言，第一路徑可表示其中由第二命令解碼器121產生的任何訊號經過第二延時控制電路122、第三矽穿孔、第一記憶體晶粒110及第二矽穿孔的路徑。在圖2中僅示出第一記憶體晶粒110與緩衝器晶粒120之間的第一路徑，但記憶裝置100可更包括其餘的記憶體晶粒中的任一者與緩衝器晶粒120之間的任何其他路徑。校準單元127可更慮及另一路徑的延遲來產生延時碼。
圖3是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及記憶體晶粒的方塊圖。將參照圖1及圖2來對圖3進行闡述。記憶裝置200可包括第一記憶體晶粒210及緩衝器晶粒220。記憶裝置200可為圖1所示記憶裝置11，第一記憶體晶粒210可為圖1所示第一記憶體晶粒11_1，且緩衝器晶粒220可為圖1所示緩衝器晶粒11_9。第一記憶體晶粒210可包括第一命令解碼器211、第一記憶單元陣列212、第一延時控制電路213及第一FIFO單元216。第一記憶體晶粒210中的組件的操作可相同於圖2所示第一記憶體晶粒110中具有相似的參考編號的組件的操作。
緩衝器晶粒220可包括第二命令解碼器221、第二延時控制電路222、輸出控制電路223、第二FIFO單元226及校準單元227。緩衝器晶粒220中的組件的操作可相同於圖2所示緩衝器晶粒120中具有相似的參考編號的組件的操作。
第一記憶體晶粒210可更包括第一移位暫存器218_1及第二移位暫存器218_2。第一移位暫存器218_1及第二移位暫存器218_2可分別對第一控制訊號CTRL1及第二控制訊號CTRL2進行移位且可產生延時訊號。第一FIFO單元216可使用第一控制訊號CTRL1被移位後得到的延時訊號來依序對自第一記憶單元陣列212輸出的資料的位元進行取樣。第一FIFO單元216可使用第二控制訊號CTRL2被移位後得到的延時訊號來依序輸出資料的經取樣的位元。
緩衝器晶粒220可更包括第三移位暫存器228_3及第四移位暫存器228_4。第三移位暫存器228_3及第四移位暫存器228_4可分別對經由第二矽穿孔傳送的第二控制訊號CTRL2及輸出控制訊號CTRL_OUT進行移位。第三移位暫存器228_3及第四移位暫存器228_4可分別產生延時訊號。第二FIFO單元226可使用經由第二矽穿孔傳送的第二控制訊號CTRL2被移位後得到的延時訊號來依序對自第一FIFO單元216輸出的資料的位元進行取樣。第二FIFO單元226可使用輸出控制訊號CTRL_OUT被移位後得到的延時訊號來依序輸出資料的經取樣的位元。
在示例性實施例中，第二移位暫存器218_2可設置於第二延時控制電路222與第三矽穿孔之間。在此種情形中，可省略第三移位暫存器228_3。舉例而言，經由第二矽穿孔傳送的第二控制訊號CTRL2直接傳送至第二FIFO單元226。
圖4是示出圖2或圖3所示第一FIFO單元的方塊圖。將參照圖3來對圖4進行闡述。第一FIFO單元216可包括第一輸入開關SWI1至第四輸入開關SWI4、第一鎖存器L1至第四鎖存器L4以及第一輸出開關SWO1至第四輸出開關SWO4。在實施例中，在圖4中示出當第一FIFO單元216的深度是「4」時的實例。輸入開關的數目、鎖存器的數目及輸出開關的數目可取決於第一FIFO單元216的深度來確定。
可取決於第一輸入控制訊號CTRL11至第四輸入控制訊號CTRL14來依序接通第一輸入開關SWI1至第四輸入開關SWI4。第一輸入控制訊號CTRL11至第四輸入控制訊號CTRL14是藉由在第一移位暫存器218_1處對第一控制訊號CTRL1進行移位而產生的訊號。第一鎖存器L1至第四鎖存器L4可依序儲存資料位元。可取決於第一輸出控制訊號CTRL21至第四輸出控制訊號CTRL24來依序接通第一輸出開關SWO1至第四輸出開關SWO4。第一輸出控制訊號CTRL21至第四輸出控制訊號CTRL24是藉由在第二移位暫存器218_2處對經由第二矽穿孔傳送的第二控制訊號CTRL2進行移位而產生的訊號。第一鎖存器L1至第四鎖存器L4可依序輸出所儲存的或經取樣的資料位元。在實施例中，第二FIFO單元226可被構建成與第一FIFO單元216相似。然而，如上所述，第二FIFO單元226的深度可小於第一FIFO單元216的深度。
圖5是示出根據本發明概念實施例的圖2或圖3所示校準單元的方塊圖。將參照圖2及圖3來對圖5進行闡述。校準單元227（或127）可包括反相器227_1、正反器227_2、及閘227_3、計數器227_4及減法器227_5。
反相器227_1可對表示為記憶裝置200的測試模式的量測模式的量測模式賦能訊號MEAS_MODE_EN進行反相。舉例而言，當記憶裝置100或200通電時，量測模式賦能訊號MEAS_MODE_EN可被啟用。舉例而言，當量測模式賦能訊號MEAS_MODE_EN被啟用時，正反器227_2可輸出邏輯「1」。當經由重置端子接收到時脈訊號CK被延時而得到的延時時脈訊號DCK時，正反器227_1可重置輸出。舉例而言，當延時時脈訊號DCK具有邏輯「1」時，正反器227_2可重置至邏輯「0」。取決於正反器227_2的輸出的邏輯值而定，及閘227_3可輸出時脈訊號CK或者可不輸出時脈訊號CK。當在量測模式中啟用量測模式賦能訊號MEAS_MODE_EN時，及閘227_3可將時脈訊號CK提供至計數器227_4並構成第一路徑。圖5所示第一路徑與圖2所示第一路徑相同。
在實施例中，可將時脈訊號CK自緩衝器晶粒220外部（例如，SoC 13）輸入至緩衝器晶粒220。時脈訊號CK可按照JEDEC標準而與輸入至緩衝器晶粒220的任何訊號（例如，表示時脈賦能的CKE訊號）同步地自外部輸入至緩衝器晶粒220。在一些實例中，時脈訊號CK可由對表示量測模式的命令（例如，模式暫存器配置（mode register set，MRS）命令）進行解碼的第二命令解碼器221產生。在一些實例中，當啟用量測模式賦能訊號MEAS_MODE_EN時，在緩衝器晶粒220內可產生時脈訊號CK。時脈訊號CK可具有與被輸入至記憶裝置200的外部時脈訊號相同的週期。時脈訊號CK可為邏輯狀態發生改變的脈波訊號。
在實施例中，在圖5中，反相器的數目、正反器的數目、及閘的數目、正反器227_2的輸出的邏輯狀態、及閘227_3的輸出的相位等僅為示例性的。除了圖5所示邏輯閘之外，校準單元227可更包括執行任何其他運算（例如，反及運算、反或運算、或運算、互斥或運算以及反互斥或運算）的任何其他邏輯閘。
計數器227_4可對自接收到時脈訊號CK時的時間至接收到經由第一路徑傳送的延時時脈訊號DCK時的時間的時間間隔進行計數。當接收到時脈訊號CK時，計數器227_4可開始計數操作。當正反器227_2被延時時脈訊號DCK重置時，計數器227_4可停止計數操作。舉例而言，計數器227_4可對經由第一路徑傳送的時脈訊號CK的延時進行計數。
參照圖5，第二延時控制電路222、第三矽穿孔、以及第一矽穿孔及第二矽穿孔中的一者可包括在第一路徑中，但緩衝器晶粒220及第一記憶體晶粒210的包括在第一路徑中的組件並非僅限於本揭露。舉例而言，當第一路徑包括第一矽穿孔時，第二控制訊號CTRL2可經由一或多個開關傳送至第一矽穿孔。當啟用量測模式賦能訊號MEAS_MODE_EN時，第二延時控制電路222可不基於參照圖2所述的延時碼對時脈訊號CK進行延時。
詳言之，當不啟用量測模式賦能訊號MEAS_MODE_EN時，第二延時控制電路222可接收第二內部讀取訊號IRS2且可取決於延時碼將第二內部讀取訊號IRS2延時多達時脈的倍數。當啟用量測模式賦能訊號MEAS_MODE_EN時，第二延時控制電路222可接收時脈訊號CK且可不對時脈訊號CK進行延時，而不論延時碼如何。
在實施例中，第一路徑可包括第一矽穿孔及第二矽穿孔中的任一者。校準單元227可使用矽穿孔（TSV）賦能訊號TSV_EN來選擇第一矽穿孔及第二矽穿孔中的一者。時脈訊號CK可經過傳送資料所經由的第一矽穿孔，或者可經過傳送用於對資料進行取樣的第二控制訊號CTRL2所經由的第二矽穿孔。如上所述，由於以相同的方式構建傳送資料的路徑與傳送第二控制訊號CTRL2的路徑以達成均勻的捕獲裕度，因此即使時脈訊號CK經過第一矽穿孔及第二矽穿孔中的任一者，仍可相同地維持延時時脈訊號DCK的延時量。
減法器227_5可藉由自表示預先確定的讀取延遲的值RL減去計數器227_4的計數值來計算圖2及圖3所示延時碼。表示預先確定的讀取延遲的值RL可為藉由將讀取延遲除以時脈的一個週期獲得的值且可預先儲存於緩衝器晶粒220中。作為減法器227_5的輸出的延時碼可對應於第一FIFO單元116及216的深度，且計數器227_4的計數值可對應於第二FIFO單元126及226的深度。
在實施例中，可將延時碼的值設置成藉由自表示預先確定的讀取延遲的值RL減去計數器227_4的計數值而獲得的值。在另一實施例中，可將延時碼的值設置成預先儲存於熔絲陣列中的值中的至少一者，而不論計數值如何。熔絲陣列可由各種非揮發性記憶體（例如，電性可程式化熔絲（electrically programmable fuse）、雷射可程式化熔絲（laser programmable fuse）、反熔絲（anti-fuse）及快閃記憶體）來構建。亦即，延時碼的值可基於計數值來設置或者可被設置成預先確定的值。
圖6是示出根據本發明概念另一實施例的圖2或圖3所示校準單元的方塊圖。將參照圖2、圖3及圖5來對圖6進行闡述。校準單元327可包括反相器327_1、正反器327_2、及閘327_3、計數器327_4及減法器327_5。圖6所示校準單元327中的組件的操作可相同於圖5所示校準單元227中具有相似的參考編號的組件的操作。
相較於圖5所示校準單元227而言，校準單元327可更包括命令複本路徑327_6及327_7以及資料複本路徑327_8及327_9。命令複本路徑327_6及327_7以及資料複本路徑327_8及327_9是藉由對圖2及圖5所示第一路徑相同地進行建模而獲得的電路。
詳言之，命令複本路徑327_6可藉由對由緩衝器晶粒120取決於讀取命令產生的訊號傳送至第一記憶體晶粒110所經由的路徑進行建模來獲得。命令複本路徑327_7可藉由對自緩衝器晶粒120取決於讀取命令傳送的訊號傳送至第一FIFO單元116所經由的路徑進行建模來獲得。資料複本路徑327_8可藉由對第一FIFO單元116的資料傳送至緩衝器晶粒120所經由的路徑進行建模來獲得。資料複本路徑327_9可藉由對自第一FIFO單元116傳送的資料傳送至第二FIFO單元126所經由的路徑進行建模來獲得。舉例而言，校準單元327可將時脈訊號CK直接傳送至第一路徑，或者可將時脈訊號CK傳送至第一路徑的建模電路。
圖7是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。記憶裝置400可包括第一記憶體晶粒410、第二記憶體晶粒430及緩衝器晶粒420。記憶裝置400可為圖1所示記憶裝置11，第一記憶體晶粒410可為圖1所示第一記憶體晶粒11_1，第二記憶體晶粒430可為圖1所示第二記憶體晶粒11_2，且緩衝器晶粒420可為圖1所示緩衝器晶粒11_9。第一記憶體晶粒410可包括第一命令解碼器411、第一記憶單元陣列412、第一延時控制電路413及第一FIFO單元416。第二記憶體晶粒430可以與第一記憶體晶粒410實質上相同的方式來構建。第二記憶體晶粒430可包括第三命令解碼器431、第二記憶單元陣列432、第三延時控制電路433及第三FIFO單元436。第一記憶體晶粒410及第二記憶體晶粒430中的組件的操作可相同於圖2所示第一記憶體晶粒110中具有相似的參考編號的組件的操作。
緩衝器晶粒420可包括第二命令解碼器421、第二延時控制電路422、輸出控制電路423、第二FIFO單元426及校準單元427。緩衝器晶粒420中的組件的操作可相同於圖2所示緩衝器晶粒120中具有相似的參考編號的組件的操作。
第二記憶體晶粒430可堆疊於第一記憶體晶粒410上。第二記憶體晶粒430可為圖1所示第二記憶體晶粒11_2至第八記憶體晶粒11_8中的任一者。第一記憶體晶粒410可自緩衝器晶粒420經由第六矽穿孔接收位址。第二記憶體晶粒430可經由第六矽穿孔以及至少一個第九矽穿孔自緩衝器晶粒420接收與第一記憶體晶粒410接收的位址相同的位址。舉例而言，第一記憶體晶粒410與第二記憶體晶粒430可支援相同的通道。在此種情形中，第二記憶體晶粒430可為圖1所示第五記憶體晶粒11_5。
第三命令解碼器431可對自緩衝器晶粒420傳送的讀取命令進行解碼。第二記憶單元陣列432可在第三命令解碼器431的控制下（即，因應於讀取命令）輸出第二資料。第三延時控制電路433可基於第三命令解碼器431的第三內部讀取訊號IRS3而產生第三控制訊號CTRL3。
第三FIFO單元436可基於第三控制訊號CTRL3而對第二資料進行取樣。第三FIFO單元436可基於自緩衝器晶粒420經由第三矽穿孔及至少一個第八矽穿孔傳送的第四控制訊號CTRL4而輸出經取樣的資料。經取樣的資料可經由至少一個第四矽穿孔TSV4及第一矽穿孔傳送至緩衝器晶粒420的第二FIFO單元426。舉例而言，構成（或支援）相同通道的第一記憶體晶粒410與第二記憶體晶粒430可共享用於資料輸出的第一矽穿孔。第四控制訊號CTRL4可經由至少一個第五矽穿孔TSV5及第七矽穿孔TSV7傳送至緩衝器晶粒420的第二FIFO單元426。
在實施例中，為在第二記憶體晶粒430與緩衝器晶粒420之間達成通訊，可在第二記憶體晶粒430與緩衝器晶粒420之間插入矽穿孔。另外，可取決於堆疊於緩衝器晶粒420與第二記憶體晶粒430之間的記憶體晶粒的數目來確定所述至少一個第四矽穿孔的數目、所述至少一個第五矽穿孔的數目、所述至少一個第八矽穿孔TSV8的數目及所述至少一個第九矽穿孔TSV9的數目。
緩衝器晶粒420的第二FIFO單元426可基於經由第二矽穿孔傳送的第二控制訊號CTRL2而對第一FIFO單元416的第一資料進行取樣。第二FIFO單元426可基於自第二記憶體晶粒430經由所述至少一個第五矽穿孔及第七矽穿孔傳送的第四控制訊號CTRL4而對自第三FIFO單元436經由所述至少一個第四矽穿孔及第一矽穿孔傳送的第二資料進行取樣。
校準單元427可接收經過第一路徑（未示出）（參照圖1）的第二控制訊號CTRL2且可接收經過自緩衝器晶粒420至第三FIFO單元436以及自第三FIFO單元436至第二FIFO單元426的第二路徑Path2（由交替的長虛線與短虛線示出）的第四控制訊號CTRL4。相似於圖5所示第一路徑，當第二記憶體晶粒430堆疊於第一記憶體晶粒410上時，第二路徑可更包括所述至少一個第八矽穿孔、以及所述至少一個第四矽穿孔及所述至少一個第五矽穿孔中的任一者且可較第一路徑長。
校準單元427可基於第二控制訊號CTRL2及第四控制訊號CTRL4中被延時更多的訊號而產生延時碼。由於校準單元427使用第二控制訊號CTRL2及第四控制訊號CTRL4中被延時更多的訊號，因此自第一記憶體晶粒410輸出第一資料時的時間點與自第二記憶體晶粒430輸出第二資料時的時間點可採用相同的方式設置。儘管圖7中未示出，然而在其中相較於本揭露而言在緩衝器晶粒420上堆疊更多記憶體晶粒的情形中，校準單元427可基於堆疊式記憶體晶粒的相應的控制訊號的最末的延時訊號而產生延時碼。
第二延時控制電路422可基於讀取命令及延時碼而產生第二控制訊號CTRL2。第二控制訊號CTRL2可經由第三矽穿孔傳送至第一記憶體晶粒410，且可經由第三矽穿孔及所述至少一個第八矽穿孔傳送至第二記憶體晶粒430。舉例而言，第四控制訊號CTRL4可與第二控制訊號CTRL2相同。
在示例性實施例中，圖7所示第四矽穿孔、第五矽穿孔、第八矽穿孔及第九矽穿孔中的每一者可穿透第一記憶體晶粒410或第二記憶體晶粒430。
圖8是示出根據示例性實施例的圖7所示校準單元的方塊圖。參照圖8，校準單元427可包括反相器427_1、正反器427_2、及閘427_3、計數器427_4及減法器427_5。校準單元427中的組件的操作可相同於圖5所示校準單元227及圖6所示校準單元327中具有相似的參考編號的組件的操作。
校準單元427可更包括比較單元427_6。比較單元427_6可向正反器427_2提供經過第一路徑的第一延時時脈訊號DCK1及經過第二路徑的第二延時時脈訊號DCK2中被延時更多的訊號。比較單元427_6可包括對第一延時時脈訊號DCK1與第二延時時脈訊號DCK2執行或運算的或閘。計數器427_4可對自接收到時脈訊號CK時的時間至正反器427_2接收到第一延時時脈訊號DCK1及第二延時時脈訊號DCK2中被延時更多的訊號時的時間的時間間隔進行計數。
參照圖8，第一路徑可包括第二延時控制電路422、第三矽穿孔、以及第一矽穿孔及第二矽穿孔中的任一者，且可相同於圖2及圖5所示第一路徑。記憶裝置400可使用第一矽穿孔（TSV）賦能訊號TSV_EN1來選擇第一矽穿孔及第二矽穿孔中的一者。第二路徑可包括第二延時控制電路422、第三矽穿孔、第八矽穿孔以及第四矽穿孔及第一矽穿孔或第五矽穿孔及第七矽穿孔，且可相同於圖7所示第二路徑。記憶裝置400可使用第二TSV賦能訊號TSV_EN2來選擇第四矽穿孔及第一矽穿孔或第五矽穿孔及第七矽穿孔的路徑。儘管圖8中未示出，然而，如在圖6中一般，校準單元427可包括藉由對第一路徑及第二路徑進行建模而獲得的電路。
在示例性實施例中，當記憶裝置400包括n個記憶體晶粒時，校準單元427可接收第一延時時脈訊號DCK1至第n延時時脈訊號DCKn。此處，n是大於2的自然數。
圖9是示出圖7所示校準單元的方塊圖。將根據示例性實施例參照圖8來對圖9進行闡述。除了圖8所示組件之外，校準單元427可更包括延時電路427_7、或閘427_8及正反器427_9。
校準單元427可包括串聯連接的延時電路427_7。延時電路427_7可對圖7所示內部讀取訊號IRS2進行延時且可輸出延時內部讀取訊號DIRS1至DIRS3。或閘427_8可向正反器427_9提供第一延時時脈訊號DCK1及第二延時時脈訊號DCK2中被延時更多的時脈訊號。正反器427_9可將第一延時時脈訊號DCK1及第二延時時脈訊號DCK2中被延時更多的時脈訊號與延時內部讀取訊號DIRS1至DIRS3進行比較且可輸出延時賦能碼DLYEN[1:4]。
校準單元427可判斷是否使用基於延時賦能碼DLYEN[1:4]的計數值來計算圖8所示延時碼或者是否將圖8所示延時碼確定為預先儲存於熔絲陣列中的值中的至少一者。舉例而言，在其中第一延時時脈訊號DCK1及第二延時時脈訊號DCK2中被延時更多的時脈訊號在延時內部讀取訊號DIRS1至DIRS3之前的情形中，校準單元427可將圖8所示延時碼校準為預先儲存於熔絲陣列中的值中的至少一者。延時電路427_7的數目及正反器427_9的數目並非僅限於圖9的例示。
圖10是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。記憶裝置400可包括第一記憶體晶粒410、第二記憶體晶粒430及緩衝器晶粒420。圖10所示第一記憶體晶粒410及第二記憶體晶粒430可相同於圖7所示第一記憶體晶粒410及第二記憶體晶粒430。
相較於圖7所示緩衝器晶粒420而言，圖10所示緩衝器晶粒420可更包括第二延時控制電路422_1及422_2。第二延時控制電路422_1及422_2中的每一者可與圖7所示第二延時控制電路422相同地構建。
第二延時控制電路422_1可基於讀取命令及延時碼而產生第二控制訊號CTRL2以將第二控制訊號CTRL2經由第三矽穿孔傳送至第一記憶體晶粒410。第二延時控制電路422_2可基於讀取命令及延時碼而產生第四控制訊號CTRL4以將第四控制訊號CTRL4經由第十矽穿孔TSV10及所述至少一個第八矽穿孔傳送至第二記憶體晶粒430。舉例而言，第二控制訊號CTRL2及第四控制訊號CTRL4可分別由獨立的延時控制電路產生且可分別經由獨立的路徑傳送。
圖11是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。記憶裝置500可包括第一記憶體晶粒510、第二記憶體晶粒530及緩衝器晶粒520。記憶裝置500可為圖1所示記憶裝置11，第一記憶體晶粒510可為圖1所示第一記憶體晶粒11_1，第二記憶體晶粒530可為圖1所示第二記憶體晶粒11_2，且緩衝器晶粒520可為圖1所示緩衝器晶粒11_9。第一記憶體晶粒510可包括第一命令解碼器511、第一記憶單元陣列512、第一延時控制電路513、第一FIFO單元516及第一比較單元519。第一記憶體晶粒510中的組件的操作可相同於圖7所示第一記憶體晶粒410中具有相似的參考編號的組件的操作。第二記憶體晶粒530可包括第三命令解碼器531、第二記憶單元陣列532、第三延時控制電路533、第三FIFO單元536及第二比較單元539。第二記憶體晶粒530中的組件的操作可相同於圖7所示第二記憶體晶粒430中具有相似的參考編號的組件的操作。為使圖式簡潔起見，跳過對第一FIFO單元516、第三FIFO單元536及緩衝器晶粒520之間的矽穿孔的例示。
第一比較單元519可確定自第二記憶體晶粒530經由至少一個第十二矽穿孔傳送的第一控制訊號CTRL1及第三控制訊號CTRL3中被延時更多的控制訊號且可藉由對被延時更多的控制訊號進行計數來產生第一延時碼。第二比較單元539可確定自第一記憶體晶粒510經由至少一個第十一矽穿孔TSV11傳送的第三控制訊號CTRL3及第一控制訊號CTRL1中被延時更多的控制訊號且可藉由對被延時更多的控制訊號進行計數來產生第三延時碼。第一比較單元519及第二比較單元539中的每一者可包括或閘，或閘對第一控制訊號CTRL1與第三控制訊號CTRL3執行或運算。第一記憶體晶粒510及第二記憶體晶粒530可經由所述至少一個第十一矽穿孔及所述至少一個第十二矽穿孔TSV12來共享第一控制訊號CTRL1及第三控制訊號CTRL3。
在第一控制訊號CTRL1與第三控制訊號CTRL3之間可因第一記憶體晶粒510與第二記憶體晶粒530之間的PVT變化而存在時間差。無論如何，校準單元527可使用第一延時碼及第三延時碼來將自第一FIFO單元516輸出第一資料的時間點與自第三FIFO單元536輸出第二資料的時間點調整成彼此相同。
緩衝器晶粒520的校準單元527可經由第十四矽穿孔TSV14接收第一延時碼，且可經由至少一個第十三矽穿孔TSV13及第十五矽穿孔TSV15接收第三延時碼。校準單元527可藉由進一步使用第一延時碼及第三延時碼以及基於第一延時時脈訊號DCK1及第二延時時脈訊號DCK2中被延時更多的訊號的計數值來產生第二延時碼。第二延時控制電路522可基於第二延時碼產生第二控制訊號CTRL2及第四控制訊號CTRL4。
在示例性實施例中，圖11所示第十一矽穿孔、第十二矽穿孔及第十三矽穿孔中的每一者可穿透第一記憶體晶粒510或第二記憶體晶粒530。
圖12是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及第一記憶體晶粒的方塊圖。記憶裝置600可包括第一記憶體晶粒610及緩衝器晶粒620。記憶裝置600可為圖1所示記憶裝置11，第一記憶體晶粒610可為圖1所示第一記憶體晶粒11_1，且緩衝器晶粒620可為圖1所示緩衝器晶粒11_9。第一記憶體晶粒610可包括第一命令解碼器611、第一記憶單元陣列612、第一延時控制電路613、第二延時控制電路614及第一FIFO單元616。第一記憶體晶粒610中的組件的操作可相同於圖2所示第一記憶體晶粒110中具有相似的參考編號的組件的操作。緩衝器晶粒620可包括第二命令解碼器621、輸出控制電路623、第二FIFO單元626及校準單元627。緩衝器晶粒620中的組件的操作可相同於圖2所示緩衝器晶粒120中具有相似的參考編號的組件的操作。
返回圖2，產生第二控制訊號CTRL2的第二延時控制電路122可位於緩衝器晶粒120處。相比之下，參照圖12，產生第二控制訊號CTRL2的第二延時控制電路614可位於第一記憶體晶粒610處。校準單元627可產生延時碼且可將延時碼經由第三矽穿孔傳送至第二延時控制電路614。第二延時控制電路614可基於第一命令解碼器611的第一內部讀取訊號IRS1及延時碼而產生第二控制訊號CTRL2。如在圖2所示第一路徑中一般，圖12所示第一路徑Path1可包括第三矽穿孔、第二延時控制電路614、以及第一矽穿孔及第二矽穿孔中的任一者。
在示例性實施例中，第一記憶體晶粒610可更包括第一移位暫存器618_1及第二移位暫存器618_2（未示出）。第一移位暫存器618_1及第二移位暫存器618_2可分別對第一控制訊號CTRL1及第二控制訊號CTRL2進行移位且可產生延時訊號。第一FIFO單元616可使用第一控制訊號CTRL1被移位後得到的延時訊號來依序對自第一記憶單元陣列612輸出的資料的位元進行取樣。第一FIFO單元616可使用第二控制訊號CTRL2被移位後得到的延時訊號來依序輸出資料的經取樣的位元。
在示例性實施例中，緩衝器晶粒620可更包括第三移位暫存器628_3及第四移位暫存器628_4（未示出）。第三移位暫存器628_3及第四移位暫存器628_4可分別對經由第二矽穿孔傳送的第二控制訊號CTRL2及輸出控制訊號CTRL_OUT進行移位。第三移位暫存器628_3及第四移位暫存器628_4可分別產生延時訊號。第二FIFO單元626可使用經由第二矽穿孔傳送的第二控制訊號CTRL2被移位後得到的延時訊號來依序對自第一FIFO單元616輸出的資料的位元進行取樣。第二FIFO單元626可使用輸出控制訊號CTRL_OUT被移位後得到的延時訊號來依序輸出資料的經取樣的位元。
圖13是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。記憶裝置700可包括第一記憶體晶粒710、第二記憶體晶粒730及緩衝器晶粒720。記憶裝置700可為圖1所示記憶裝置11，第一記憶體晶粒710可為圖1所示第一記憶體晶粒11_1，第二記憶體晶粒730可為圖1所示第二記憶體晶粒11_2，且緩衝器晶粒720可為圖1所示緩衝器晶粒11_9。第一記憶體晶粒710可包括第一命令解碼器711、第一記憶單元陣列712、第一延時控制電路713、第二延時控制電路714及第一FIFO單元716。第二記憶體晶粒730可以與第一記憶體晶粒710實質上相同的方式來構建。第二記憶體晶粒730可包括第三命令解碼器731、第二記憶單元陣列732、第三延時控制電路733、第四延時控制電路734及第三FIFO單元736。第一記憶體晶粒710及第二記憶體晶粒730中的組件的操作可相同於圖12所示第一記憶體晶粒610中具有相似的參考編號的組件的操作，或者相同於圖7所示第一記憶體晶粒410及第二記憶體晶粒430中具有相似的參考編號的組件的操作。
緩衝器晶粒720可包括第二命令解碼器721、輸出控制電路723、第二FIFO單元726及校準單元727。緩衝器晶粒720中的組件的操作可相同於圖7及圖12所示緩衝器晶粒420及620中具有相似的參考編號的組件的操作。
參照圖13，第一記憶體晶粒710可包括產生第二控制訊號CTRL2的第二延時控制電路714，且第二記憶體晶粒730可包括產生第四控制訊號CTRL4的第四延時控制電路734。緩衝器晶粒720的校準單元727可將延時碼經由第三矽穿孔傳送至第二延時控制電路714，且可將延時碼經由第三矽穿孔及所述至少一個第八矽穿孔傳送至第四延時控制電路734。如在圖7所示第二路徑中一般，第二路徑可包括第三矽穿孔、所述至少一個第八矽穿孔、第四延時控制電路734、以及所述至少一個第五矽穿孔至第七矽穿孔以及所述至少一個第四矽穿孔至第一矽穿孔中的任一者。
在示例性實施例中，圖13所示第四矽穿孔、第五矽穿孔、第八矽穿孔及第九矽穿孔中的每一者可穿透第一記憶體晶粒710或第二記憶體晶粒730。
圖14是示出根據示例性實施例的圖1所示第一記憶體晶粒及第二記憶體晶粒的方塊圖。記憶裝置800可包括第一記憶體晶粒810、第二記憶體晶粒830及緩衝器晶粒。記憶裝置800可為圖1所示記憶裝置11，第一記憶體晶粒810可為圖1所示第一記憶體晶粒11_1，且第二記憶體晶粒830可為圖1所示第二記憶體晶粒11_2。在圖14中，跳過對緩衝器晶粒的例示。第一記憶體晶粒810可包括第一命令解碼器811、第一記憶單元陣列812、第一延時控制電路813、第二延時控制電路814、第一FIFO單元816及第一比較單元819。第二記憶體晶粒830可以與第一記憶體晶粒810實質上相同的方式來構建。第二記憶體晶粒830可包括第三命令解碼器831、第二記憶單元陣列832、第三延時控制電路833、第四延時控制電路834、第三FIFO單元836及第二比較單元839。第一記憶體晶粒810及第二記憶體晶粒830中的組件的操作可相同於圖11及圖13所示記憶體晶粒510、530、710及730中具有相似的參考編號的組件的操作。
由於第二延時控制電路814及第四延時控制電路834分別位於第一記憶體晶粒810及第二記憶體晶粒830處，因此第一比較單元819可在不使用矽穿孔的條件下向第二延時控制電路814提供第一延時碼，且第二比較單元839亦可在不使用矽穿孔的條件下向第四延時控制電路834提供第三延時碼。第二延時控制電路814可使用第一比較單元819的第一延時碼以及緩衝器晶粒中的校準單元（未示出）的第二延時碼來產生第二控制訊號CTRL2。第四延時控制電路834可使用第二比較單元839的第三延時碼以及緩衝器晶粒中的校準單元（未示出）的第二延時碼來產生第四控制訊號CTRL4。
圖15是示出根據示例性實施例的自圖2至圖14所示記憶裝置輸出資料的操作的時序圖。圖2至圖14所示記憶裝置100至800可取決於圖15所示時序圖來運作。然而，為使說明方便起見，將參照圖2來對圖15進行闡述。
在時間點T1處，記憶裝置100可接收與自外部源（例如，圖1所示SoC 13）輸入的時脈訊號CK同步的讀取命令。在時間點T1之後，記憶裝置100可更接收時間間隔為CCD的讀取命令。在圖15中，在實施例中，CCD時間間隔被示出為「1 X tCK」，且CCD是「1」。此處，「tCK」表示時脈訊號CK的週期。
在時間點T2處，第一記憶體晶粒110的第一延時控制電路113可產生第一控制訊號CTRL1。作為時間點T1與時間點T2之間的時間間隔，「a」可表示自將讀取命令輸入至記憶裝置100時的時間點至產生第一控制訊號CTRL1時的時間點的時間間隔。在時間點T2之後，資料（例如，D1、D2及D3）可自第一記憶單元陣列110（即，核心）輸出。舉例而言，自將讀取命令輸入至記憶裝置100時的時間點至自第一記憶單元陣列112輸出資料時的時間點的時間間隔可為「X x tCK」。
在時間點T3處，緩衝器晶粒120的第二延時控制電路122可產生第二控制訊號CTRL2。自當自時間點T1經過與「X x tCK」對應的時間時的時間點至當產生第二控制訊號CTRL2時的時間點的時間間隔可為「b」。在時間點T3之後，資料（例如，D1、D2及D3）可自第一FIFO單元116輸出。
在時間點T3之後，輸出控制電路123可產生輸出控制訊號CTRL_OUT。第二FIFO單元126可將資料（例如，DQ1、DQ2及DQ3）輸出至外部作為DQ（「DWORD」）。自當自時間點T1經過與讀取延遲RL對應的時間時的時間點至當產生輸出控制訊號CTRL_OUT時的時間點的時間間隔可為「c」。舉例而言，可按照記憶裝置與SoC之間的協定、JEDEC標準等來預先定義讀取延遲RL。
首先，將闡述第一FIFO單元116的裕度。第一FIFO單元116的資料輸入時間點應位於第一FIFO單元116的資料輸出時間點之前。因此，可建立以下方程式1。「amax 」表示「a」的最大時間間隔。「bmax 」表示「b」的最大時間間隔。
[方程式1]
amax ＜ bmax + X ´ tCK
另外，第一FIFO單元116的資料輸出時間點應位於取決於下一讀取命令的第一FIFO單元116的資料輸入時間點之前。因此，可建立以下方程式2。「amin 」表示「a」的最小時間間隔。「bmin 」表示「b」的最小時間間隔。「n」可表示第一FIFO單元116的深度。
[方程式2]
bmin + X ´ tCK ＜ amin + n ´ CCD ´ tCK
接下來，將闡述第二FIFO單元126的裕度。第二FIFO單元126的資料輸入時間點應位於第二FIFO單元126的資料輸出時間點之前。因此，可建立以下方程式3。「cmax 」表示「c」的最大時間間隔。
[方程式3]
bmax ＜ cmax + (RL-X) ´ tCK
另外，第二FIFO單元126的資料輸出時間點應位於取決於下一讀取命令的第二FIFO單元126的資料輸入時間點之前。因此，可建立以下方程式4。「cmin 」表示「c」的最小時間間隔。「m」可表示第二FIFO單元126的深度。
[方程式4]
cmin + (RL-X) ´ tCK ＜ bmin + m ´ CCD ´ tCK
當對方程式1與方程式3進行總結時，可導出「tCKmin 」的條件，如方程式5所示。參照方程式5，可基於表示第一記憶單元陣列112因應於讀取命令而輸出資料所花費的時間的「X」來確定作為記憶裝置100的時脈的最小週期的「tCKmin 」。
[方程式5]
當對方程式2與方程式4進行總結時，可導出「tCKmax 」的條件，如方程式6所示。當確定出獲得「tCKmin 」所需的「X」時，可在不對「tCKmax 」進行限制的條件下確定第一FIFO單元116及第二FIFO單元126的深度「n」及「m」。
[方程式6]
為消除對「tCKmax 」的限制，表示第一FIFO單元116的深度的「n」應大於「X/CCD」，且第二FIFO單元126的深度應大於「(RL - X)/CCD」。當「m」增大時，第二FIFO單元126的面積可變大。然而，如上所述，第二FIFO單元126所處的圖1所示緩衝器晶粒11_9中的物理層12的面積存在限制。因此，根據本發明概念的實施例，可對「n」及「X」進行調整而不對「m」進行調整。然而，「m」可被固定至不大於2。詳言之，「X」可隨著「tCK」及「bmin -cmin 」的值變化。舉例而言，當「tCK」減小且「bmin -cmin 」的值增大時，「RL-X」可增大。相比之下，當「tCK」增大且「bmin -cmin 」的值減小時，「RL-X」可減小。
根據本發明概念的實施例，可經由TSV將資料及用於取樣的訊號自記憶體晶粒傳送至緩衝器晶粒。因此，可均勻地維持資料與用於取樣的訊號之間的捕獲裕度。
根據本發明概念的另一實施例，可對自記憶體晶粒輸出的資料的輸出時間點進行相同地調整。
根據本發明概念的另一實施例，可使位於緩衝器晶粒處的FIFO單元最小化。
儘管參照本發明概念的示例性實施例闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離由以下申請專利範圍所述的本發明的精神及範圍的條件下，可作出各種改變及潤飾。
10‧‧‧電子裝置
11、100、200、400、500、600、700、800‧‧‧記憶裝置
11_1、510、710‧‧‧第一記憶體晶粒/記憶體晶粒
11_2、530、730‧‧‧第二記憶體晶粒/記憶體晶粒
11_3‧‧‧第三記憶體晶粒/記憶體晶粒
11_4‧‧‧第四記憶體晶粒/記憶體晶粒
11_5‧‧‧第五記憶體晶粒/記憶體晶粒
11_6‧‧‧第六記憶體晶粒/記憶體晶粒
11_7‧‧‧第七記憶體晶粒/記憶體晶粒
11_8‧‧‧第八記憶體晶粒/記憶體晶粒
11_9、120、220、420、520、620、720‧‧‧緩衝器晶粒
12、14‧‧‧物理層（PHY）
13‧‧‧系統晶片（SoC）
15‧‧‧中介層
110、210、410、610、810‧‧‧第一記憶體晶粒
111、211、411、511、611、711、811‧‧‧第一命令解碼器
112、212、412、512、612、712、812‧‧‧第一記憶單元陣列
113、213、413、513、613、713、813‧‧‧第一延時控制電路
116、216、216_1、416、516、616、716、816‧‧‧第一先進先出（FIFO）單元
121、221、421、621、721‧‧‧第二命令解碼器
122、222、422、422_1、422_2、522、614、714、814‧‧‧第二延時控制電路
123、223、423、623、723‧‧‧輸出控制電路
126、226、426、626、726‧‧‧第二FIFO單元
127、227、327、427、527、627、727‧‧‧校準單元
218_1‧‧‧第一移位暫存器
218_2‧‧‧第二移位暫存器
227_1、327_1、427_1‧‧‧反相器
227_2、327_2、427_2、427_9‧‧‧正反器
227_3、327_3、427_3‧‧‧及閘
227_4、327_4、427_4‧‧‧計數器
227_5、327_5、427_5‧‧‧減法器
228_3‧‧‧第三移位暫存器
228_4‧‧‧第四移位暫存器
327_6、327_7‧‧‧命令複本路徑
327_8、327_9‧‧‧資料複本路徑
427_6‧‧‧比較單元
427_7‧‧‧延時電路
427_8‧‧‧或閘
430、830‧‧‧第二記憶體晶粒
431、531、731、831‧‧‧第三命令解碼器
432、532、732、832‧‧‧第二記憶單元陣列
433、533、733、833‧‧‧第三延時控制電路
436、536、736、836‧‧‧第三FIFO單元
519、819‧‧‧第一比較單元
539、839‧‧‧第二比較單元
734、834‧‧‧第四延時控制電路
a、b、c、X x tCK‧‧‧時間間隔
AWORD‧‧‧訊號
CK‧‧‧時脈訊號
CNT‧‧‧計數值
COL1‧‧‧第一行
COL2‧‧‧第二行
COL3‧‧‧第三行
COL4‧‧‧第四行
CTRL_OUT‧‧‧輸出控制訊號
CTRL1‧‧‧第一控制訊號
CTRL11‧‧‧第一輸入控制訊號
CTRL12‧‧‧第二輸入控制訊號
CTRL13‧‧‧第三輸入控制訊號
CTRL14‧‧‧第四輸入控制訊號
CTRL2‧‧‧第二控制訊號
CTRL21‧‧‧第一輸出控制訊號
CTRL22‧‧‧第二輸出控制訊號
CTRL23‧‧‧第三輸出控制訊號
CTRL24‧‧‧第四輸出控制訊號
CTRL3‧‧‧第三控制訊號
CTRL4‧‧‧第四控制訊號
D1、D2、D3、DQ1、DQ2、DQ3‧‧‧資料
DCK‧‧‧延時時脈訊號
DCK1‧‧‧第一延時時脈訊號
DCK2‧‧‧第二延時時脈訊號
DIRS1、DIRS2、DIRS3‧‧‧延時內部讀取訊號
DLYEN[1]、DLYEN[2]、DLYEN[3]、DLYEN[4]‧‧‧延時賦能碼
DQ‧‧‧資料輸入/輸出訊號
IRS1‧‧‧第一內部讀取訊號
IRS2‧‧‧第二內部讀取訊號/內部讀取訊號
IRS3‧‧‧第三內部讀取訊號
L1‧‧‧第一鎖存器
L2‧‧‧第二鎖存器
L3‧‧‧第三鎖存器
L4‧‧‧第四鎖存器
MEAS_MODE_EN‧‧‧量測模式賦能訊號
Path1‧‧‧第一路徑
Path2‧‧‧第二路徑
RL‧‧‧讀取延遲/值
SWI1‧‧‧第一輸入開關
SWI2‧‧‧第二輸入開關
SWI3‧‧‧第三輸入開關
SWI4‧‧‧第四輸入開關
SWO1‧‧‧第一輸出開關
SWO2‧‧‧第二輸出開關
SWO3‧‧‧第三輸出開關
SWO4‧‧‧第四輸出開關
T1、T2、T3‧‧‧時間點
TSV‧‧‧矽穿孔
TSV_EN‧‧‧矽穿孔（TSV）賦能訊號
TSV_EN1‧‧‧第一矽穿孔（TSV）賦能訊號
TSV_EN2‧‧‧第二矽穿孔（TSV）賦能訊號
TSV1‧‧‧第一矽穿孔
TSV10‧‧‧第十矽穿孔
TSV11‧‧‧第十一矽穿孔
TSV12‧‧‧第十二矽穿孔
TSV13‧‧‧第十三矽穿孔
TSV14‧‧‧第十四矽穿孔
TSV15‧‧‧第十五矽穿孔
TSV2‧‧‧第二矽穿孔
TSV3‧‧‧第三矽穿孔
TSV4‧‧‧第四矽穿孔
TSV5‧‧‧第五矽穿孔
TSV6‧‧‧第六矽穿孔
TSV7‧‧‧第七矽穿孔
TSV8‧‧‧第八矽穿孔
TSV9‧‧‧第九矽穿孔
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他對象及特徵將變得顯而易見。
圖1是示出根據本發明概念實施例的電子裝置的圖。
圖2是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及第一記憶體晶粒的方塊圖。
圖3是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及記憶體晶粒的方塊圖。
圖4是示出圖2或圖3所示第一先進先出單元的方塊圖。
圖5是示出根據本發明概念實施例的圖2或圖3所示校準單元的方塊圖。
圖6是示出根據本發明概念另一實施例的圖2或圖3所示校準單元的方塊圖。
圖7是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。
圖8是示出根據示例性實施例的圖7所示校準單元的方塊圖。
圖9是示出根據示例性實施例的圖7所示校準單元的方塊圖。
圖10是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。
圖11是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。
圖12是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒及第一記憶體晶粒的方塊圖。
圖13是示出根據示例性實施例的圖1所示記憶裝置的緩衝器晶粒、第一記憶體晶粒及第二記憶體晶粒的方塊圖。
圖14是示出根據示例性實施例的圖1所示第一記憶體晶粒及第二記憶體晶粒的方塊圖。
圖15是示出根據示例性實施例的自圖2至圖14所示記憶裝置輸出資料的操作的時序圖。

Claims (10)

  1. 一種記憶裝置，包括： 緩衝器晶粒，被配置成接收讀取命令；以及 記憶體晶粒，被配置成接收自所述緩衝器晶粒傳送的所述讀取命令， 其中所述記憶體晶粒包括： 記憶單元陣列，被配置成因應於所述讀取命令而輸出資料；以及 第一先進先出（FIFO）電路，被配置成對自所述記憶單元陣列輸出的所述資料進行取樣，並基於自所述緩衝器晶粒傳送的控制訊號而將所述資料經由第一矽穿孔輸出至所述緩衝器晶粒，且 其中所述緩衝器晶粒包括： 第二先進先出電路，被配置成基於自所述記憶體晶粒經由第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述第一矽穿孔輸出的所述資料進行取樣； 校準電路，被配置成基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生延時碼；以及 延時控制電路，被配置成基於所述讀取命令及所述延時碼而產生所述控制訊號以將所述控制訊號經由第三矽穿孔傳送至所述記憶體晶粒。
  2. 如申請專利範圍第1項所述的記憶裝置，其中所述第二先進先出電路的深度小於所述第一先進先出電路的深度，所述第二先進先出電路的所述深度表示儲存於所述第二先進先出電路中的所述資料的位元數目，所述第一先進先出電路的所述深度表示儲存於所述第一先進先出電路中的所述資料的位元數目。
  3. 如申請專利範圍第2項所述的記憶裝置，其中所述校準電路更被配置成對包括所述第三矽穿孔且包括所述第一矽穿孔及所述第二矽穿孔中的一者的所述路徑的所述延遲進行計數。
  4. 如申請專利範圍第2項所述的記憶裝置，其中所述校準電路包括： 計數器，被配置成在量測模式中對經由所述路徑傳送的時脈訊號的延時進行計數；以及 減法器，被配置成藉由自表示預定延遲的值減去所述計數器的計數值而計算所述延時碼， 其中所述延時碼對應於所述第一先進先出電路的所述深度且所述計數值對應於所述第二先進先出電路的所述深度。
  5. 如申請專利範圍第4項所述的記憶裝置，其中所述緩衝器晶粒更包括： 命令解碼器，被配置成對所述讀取命令進行解碼並產生內部讀取訊號，且 其中所述延時控制電路更被配置成藉由基於所述延時碼對所述內部讀取訊號進行延時而產生所述控制訊號。
  6. 如申請專利範圍第5項所述的記憶裝置，其中所述延時控制電路在所述量測模式中不基於所述延時碼對所述時脈訊號進行延時，且當所述緩衝器晶粒接收到所述讀取命令時基於所述延時碼對所述內部讀取訊號進行延時。
  7. 如申請專利範圍第5項所述的記憶裝置，其中所述記憶體晶粒是第一記憶體晶粒，所述第一記憶體晶粒更包括： 第一命令解碼器，被配置成對所述讀取命令進行解碼；以及 第一延時控制電路，被配置成在所述第一命令解碼器的控制下產生第一控制訊號， 其中所述第一先進先出電路被配置成基於所述第一控制訊號而對第一資料進行取樣，所述第一資料是自作為所述記憶單元陣列的第一記憶單元陣列輸出的所述資料， 其中所述緩衝器晶粒的所述命令解碼器是第二命令解碼器，且 其中所述緩衝器晶粒的所述延時控制電路是第二延時控制電路，所述第二延時控制電路被配置成產生第二控制訊號，所述第二控制訊號是所述控制訊號。
  8. 如申請專利範圍第7項所述的記憶裝置，更包括： 第二記憶體晶粒，堆疊於所述第一記憶體晶粒上， 其中所述第二記憶體晶粒包括： 第二記憶單元陣列，被配置成因應於所述讀取命令而輸出第二資料； 第三命令解碼器，被配置成對所述讀取命令進行解碼； 第三延時控制電路，被配置成在所述第三命令解碼器的控制下產生第三控制訊號；以及 第三先進先出電路，被配置成基於所述第三控制訊號而對自所述第二記憶單元陣列輸出的所述第二資料進行取樣並基於自所述緩衝器晶粒傳送的第四控制訊號而將所述第二資料經由至少一個第四矽穿孔及所述第一矽穿孔輸出至所述緩衝器晶粒， 其中所述緩衝器晶粒的所述第二先進先出電路更被配置成基於自所述第二記憶體晶粒經由至少一個第五矽穿孔傳送的所述第四控制訊號而對自所述第三先進先出電路經由所述至少一個第四矽穿孔及所述第一矽穿孔輸出的所述第二資料進行取樣， 其中所述緩衝器晶粒產生第一時脈，所述第一時脈是在所述量測模式中經過第一路徑的所述時脈訊號，所述第一路徑是所述路徑，且所述緩衝器晶粒產生第二時脈訊號，所述第二時脈訊號經過自所述緩衝器晶粒至所述第三先進先出電路且自所述第三先進先出電路至所述第二先進先出電路的第二路徑，且 其中所述校準電路更被配置成基於經過所述第一路徑及所述第二路徑的時脈訊號中被延時更多的訊號而產生所述延時碼。
  9. 一種記憶裝置，包括： 緩衝器晶粒，被配置成接收讀取命令；以及 記憶體晶粒，被配置成接收自所述緩衝器晶粒傳送的所述讀取命令， 其中所述記憶體晶粒包括： 記憶單元陣列，被配置成因應於所述讀取命令而輸出資料； 延時控制電路，被配置成基於所述讀取命令及自所述緩衝器晶粒輸出的延時碼而產生控制訊號；以及 第一先進先出（FIFO）電路，被配置成對自所述記憶單元陣列輸出的所述資料進行取樣，並基於所述控制訊號將所述資料經由第一矽穿孔輸出至所述緩衝器晶粒， 其中所述緩衝器晶粒包括： 第二先進先出電路，被配置成基於自所述記憶體晶粒經由第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述第一矽穿孔輸出的所述資料進行取樣；以及 校準電路，被配置成基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生所述延時碼。
  10. 一種記憶裝置，包括： 緩衝器晶粒，被配置成接收讀取命令；以及 多個記憶體晶粒，被配置成接收自所述緩衝器晶粒傳送的所述讀取命令， 其中所述多個記憶體晶粒中的每一者包括： 記憶單元陣列，被配置成因應於所述讀取命令而輸出資料；以及 第一先進先出（FIFO）電路，被配置成對自所述記憶單元陣列輸出的所述資料進行取樣，並基於控制訊號而將所述資料經由至少一個第一矽穿孔輸出至所述緩衝器晶粒，且 其中所述緩衝器晶粒包括： 第二先進先出電路，被配置成基於自所述多個記憶體晶粒中的每一者經由至少一個第二矽穿孔傳送的所述控制訊號而對自所述第一先進先出電路經由所述至少一個第一矽穿孔輸出的所述資料進行取樣；以及 校準電路，被配置成基於自所述緩衝器晶粒至所述第一先進先出電路且自所述第一先進先出電路至所述第二先進先出電路的路徑的延遲而產生表示所述控制訊號的延時的延時碼。
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