KR20190136581A - 다중-입력 쉬프트 레지스터(misr) 회로를 구비한 반도체 장치 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 모드 제어 신호에 따라 제 1 및 제 2 초기 입력 제어 신호 및 초기 피드백 신호를 선택적으로 마스킹하여 제 1 및 제 2 입력 제어 신호 및 피드백 신호를 출력하는 모드 제어 회로; 및 교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함하며, 상기 다수의 입력 선택부들은 각각 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 이전 단의 레지스터의 출력 신호 및 외부 입력 신호를 조합하여 다음 단의 레지스터의 입력 신호로 제공하는 다중-입력 쉬프트 레지스터(MISR) 회로를 포함할 수 있다.
Description
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 다중-입력 쉬프트 레지스터(MISR) 회로를 구비한 반도체 장치에 관한 것이다.
반도체 장치의 집적도는 날로 향상되고 있으며, 나아가 다수의 칩을 하나로 패키징한 멀티 칩 구조, 시스템이 하나의 칩으로 이루어지는 시스템-온-칩(System on Chip) 구조 등으로 다변화되고 있다.
고 대역폭 메모리(HBM: high bandwidth memory)는 그래픽 디디알-파이브(DDR5: double data rate 5) SDRAM (synchronous dynamic random access memory) 또는 와이드 입출력 메모리(wide input-output memory)를 대체할 수 있는 차세대 그래픽 메모리로서 개발되고 있다. 한편, HBM은 호스트 장치와의 링크를 테스트하고 트레이닝하기 위하여 다중-입력 쉬프트 레지스터 또는 다중-입력 시그니쳐 레지스터 (MISR: multiple input shift register or multiple input signature register) 연산 동작을 제공할 수 있다. MISR 연산 동작을 위하여, HBM은 피드백 루프를 형성하고 다중 입력 단자들을 갖는 쉬프트 레지스터 회로를 포함할 수 있다.
쉬프트 레지스터 회로는 호스트 장치로부터의 입력 데이터를 수신하고 압축하여 테스트 결과 데이터를 발생할 수 있다. 테스트 결과 데이터는 호스트 장치로 제공되어 호스트 장치에 저장된 예상 값과 비교될 수 있다. 테스트 결과 데이터와 상기 예상 값의 불일치가 있는 경우, 호스트 장치는 수정된 타이밍 조건을 갖는 입력 데이터를 다시 전송할 수 있다. 이와 같은 트레이닝을 통하여 호스트 장치는 적절한 전송 조건을 찾거나 결함 링크를 리던던트 링크로 대체할 수 있다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 다중-입력 쉬프트 레지스터(MISR) 회로에 구비된 레지스터들을 이용하여 IEEE 1500(임베디드 코어 테스트용 규격) 리드 동작을 수행할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 모드 제어 신호에 따라 제 1 및 제 2 초기 입력 제어 신호 및 초기 피드백 신호를 선택적으로 마스킹하여 제 1 및 제 2 입력 제어 신호 및 피드백 신호를 출력하는 모드 제어 회로; 및 교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함하며, 상기 다수의 입력 선택부들은 각각 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 이전 단의 레지스터의 출력 신호 및 외부 입력 신호를 조합하여 다음 단의 레지스터의 입력 신호로 제공하는 다중-입력 쉬프트 레지스터(MISR) 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템은, 메모리 컨트롤러; 및 다수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치를 포함하고, 상기 베이스 다이는, 모드 제어 신호에 따라 제 1 및 제 2 초기 입력 제어 신호 및 초기 피드백 신호를 선택적으로 마스킹하여 제 1 및 제 2 입력 제어 신호 및 피드백 신호를 출력하는 모드 제어 회로; 및 교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함하며, 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 MISR 연산 동작 혹은 레지스터 리드 동작을 선택적으로 수행하는 다중-입력 쉬프트 레지스터(MISR) 회로를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 멀티플렉서들을 구비하지 않고도 MISR 회로의 레지스터들을 이용하여 IEEE 1500 리드 동작을 수행함으로써 회로 면적을 감소시키고, MISR 연산 동작 및 리드 동작 속도를 증가시키는 동시에 MISR 연산 지연(delay)을 방지하여 신호 충실도(SI) 특성의 열화를 방지할 수 있는 효과가 있다.
도 1 은 다중-입력 쉬프트 레지스터(MISR) 회로를 설명하는 블록도 이다.
도 2 는 MISR 회로의 동작을 설명하기 위한 진리 테이블이다.
도 3 은 IEEE 1500 리드 동작을 지원하는 MISR 회로를 설명하는 블록도 이다.
도 4 는 본 발명의 실시예에 따른 IEEE 1500 리드 동작을 지원하는 MISR 회로를 포함하는 반도체 장치를 설명하는 블록도 이다.
도 5 는 도 4 의 모드 제어 회로의 상세 회로도 이다.
도 6 은 도 4 의 입력 선택부의 상세 회로도 이다.
도 7 은 도 4 의 입력 선택부의 상세 회로도 이다.
도 8 은 제안 발명에 따른 고 대역폭 메모리(HBM)로 구성된 메모리 시스템을 설명하는 도면 이다.
도 2 는 MISR 회로의 동작을 설명하기 위한 진리 테이블이다.
도 3 은 IEEE 1500 리드 동작을 지원하는 MISR 회로를 설명하는 블록도 이다.
도 4 는 본 발명의 실시예에 따른 IEEE 1500 리드 동작을 지원하는 MISR 회로를 포함하는 반도체 장치를 설명하는 블록도 이다.
도 5 는 도 4 의 모드 제어 회로의 상세 회로도 이다.
도 6 은 도 4 의 입력 선택부의 상세 회로도 이다.
도 7 은 도 4 의 입력 선택부의 상세 회로도 이다.
도 8 은 제안 발명에 따른 고 대역폭 메모리(HBM)로 구성된 메모리 시스템을 설명하는 도면 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 다중-입력 쉬프트 레지스터(MISR: multiple input shift register) 회로를 설명하는 블록도 이다. 도 2 는 MISR 회로의 동작을 설명하기 위한 진리 테이블이다.
도 1 을 참조하면, MISR 회로(10)는 교대로 직렬 연결된 다수의 입력 선택부들과 다수의 플립플롭들을 포함할 수 있다. 다수의 입력 선택부들과 다수의 플립플롭들은 일대일로 대응될 수 있다. 도 1 에는, 제 1 내지 제 4 입력 선택부(11~14)와 제 1 내지 제 4 플립플롭(21~24)을 포함하여, 4 비트를 저장 및 출력할 수 있는 MISR 회로(10)가 도시되어 있다. 한편, 제 1 내지 제 4 플립플롭(21~24)의 출력단으로부터 제 1 내지 제 4 출력 신호(OUT0~OUT3)가 출력되며, 이 중 마지막으로 출력되는 제 1 출력 신호(OUT0)는 피드백 신호(FB)로 제공된다. 도 1 에서, 제 1 내지 제 4 입력 선택부(11~14) 중 제 3 입력 선택부(13)와 제 4 입력 선택부(14)가 피드백 신호(FB)를 입력받기 때문에 MISR 회로(10)는 f(x) = X^4 + X^3 + 1 의 다항식(polynomial)을 구성할 수 있다.
제 1 내지 제 4 입력 선택부(11~14)은 각각 제 1 및 제 2 입력 제어 신호(M0, M1) 및 피드백 신호(FB)에 따라 이전 단의 플립플롭으로부터 출력되는 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 조합하여 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 출력할 수 있다. 예를 들어, 제 3 입력 선택부(13)는, 제 1 및 제 2 입력 제어 신호(M0, M1) 및 피드백 신호(FB)에 따라 제 4 플립플롭(24)으로부터 출력되는 제 4 출력 신호(OUT3)와 제 3 외부 입력 신호(IN2)를 조합하여 제 3 선택 신호(SEL_IN2)를 출력할 수 있다. 이 때, 직렬 연결의 제일 앞 단에 위치한 제 4 입력 선택부(14)는 이전 단의 플립플롭의 출력 신호로 접지 전압(VSS) 레벨 신호를 입력받을 수 있다. 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)는 대응하는 플립플롭의 입력 신호로 제공될 수 있다.
제 1 내지 제 4 플립플롭(21~24)은, 클럭(CLK)에 응답하여, 대응하는 입력 선택부로부터 제공되는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 저장하거나, 저장된 값을 제 1 내지 제 4 출력 신호(OUT0~OUT3)로 출력할 수 있다. 제 1 내지 제 4 플립플롭(21~24)의 제 1 내지 제 4 출력 신호(OUT0~OUT3)는 다음 단의 입력 선택부로 제공될 수 있다.
한편, 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)는 일대일로 대응되며, 대응되는 출력 신호와 외부 입력 신호는 동일한 입출력 패드(예를 들어, DQ 패드)를 공유하며, 공유된 입출력 패드를 통해 입출력 될 수 있다.
이하, 도 1 및 도 2 를 참조하여, MISR 회로(10)의 동작을 설명하면 다음과 같다.
먼저, 제 1 입력 제어 신호(M0) 및 제 2 입력 제어 신호(M1)가 로직 로우 레벨인 경우, 제 1 내지 제 4 입력 선택부(11~14)는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 모두 로직 로우 레벨로 출력한다. 따라서, MISR 회로(10)는 리셋(RESET) 기능을 수행 할 수 있다.
제 1 입력 제어 신호(M0)가 로직 하이 레벨로 입력되고, 제 2 입력 제어 신호(M1)가 로직 로우 레벨로 입력되는 경우, 제 1 내지 제 4 입력 선택부(11~14)는, 이전 단의 플립플롭의 출력 신호를 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)로 출력한다. 따라서, 제 1 내지 제 4 플립플롭(21~24)은 클럭(CLK)의 토글링에 따라 이전 단의 플립플롭의 출력 신호를 전달받아 출력하는 쉬프트 레지스터로 동작할 수 있다. 즉, MISR 회로(10)는 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 기능을 수행할 수 있다. 이 때, 제 3 입력 선택부(13) 혹은 제 4 입력 선택부(14)는, 피드백 신호(FB)의 로직 레벨에 따라 이전 단의 플립플롭의 출력 신호(즉, 제 4 출력 신호(OUT3) 혹은 접지 전압(VSS) 레벨 신호)를 선택적으로 반전하여 제 3 선택 신호(SEL_IN2) 혹은 제 4 선택 신호(SEL_IN3)로 출력할 수 있다.
반면, 제 1 입력 제어 신호(M0)가 로직 로우 레벨로 입력되고, 제 2 입력 제어 신호(M1)가 로직 하이 레벨로 입력되는 경우, 제 1 내지 제 4 입력 선택부(11~14)는 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 선택하여 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 제공한다. 제 1 내지 제 4 플립플롭(21~24)은 클럭(CLK)의 토글링에 따라 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 저장할 수 있다. 즉, MISR 회로(10)는 단순한 레지스터(REGISTER) 기능을 수행할 수 있다.
제 1 입력 제어 신호(M0) 및 제 2 입력 제어 신호(M1)가 로직 하이 레벨로 입력되는 경우, 제 1 내지 제 4 입력 선택부(11~14)는 피드백 신호(FB)에 따라 이전 단의 플립플롭으로부터 출력되는 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 조합하여 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 제공한다. 따라서, MISR 회로(10)는 다중-입력 쉬프트 레지스터(MISR) 기능을 수행할 수 있다. 이 때, 제 3 입력 선택부(13) 혹은 제 4 입력 선택부(14)는, 피드백 신호(FB)의 로직 레벨에 따라 이전 단의 플립플롭의 출력 신호(즉, 제 4 출력 신호(OUT3) 혹은 접지 전압(VSS) 레벨 신호)를 선택적으로 반전한 뒤, 이를 제 3 외부 입력 신호(IN2) 혹은 제 4 외부 입력 신호(IN3)와 조합하여 제 3 선택 신호(SEL_IN2) 혹은 제 4 선택 신호(SEL_IN3)로 출력할 수 있다.
상기와 같이, MISR 회로(10)는 제 1 및 제 2 입력 제어 신호(M0, M1)의 논리 레벨에 따라 MISR 기능을 수행할 수 있다.
한편, 최근에는 IEEE 1500(임베디드 코어 테스트용 규격) 리드 동작 시 MISR 회로의 레지스터를 이용하여 반도체 장치 내부의 설정 값(즉, 타겟 데이터)을 외부 장치(예를 들어, 컨트롤러)로 독출하는 방법이 제안되었다. IEEE 1500 리드 동작이란, 반도체 장치 내부의 온도, 전압 등의 타겟 데이터를 외부 장치로 독출하기 위한 동작으로, IEEE 1500 리드 동작을 수행하기 위해서는, 독출된 타겟 데이터를 내부의 레지스터에 저장한 후에 독출하는 동작이 필수적이다. 따라서, 독출된 타겟 데이터를 반도체 장치 내부에 구비된 MISR 회로의 레지스터에 저장한 후 외부 장치로 독출하는 방법이 제안되었다.
도 3 은 IEEE 1500 리드 동작을 지원하는 MISR 회로(30)를 설명하는 블록도 이다.
도 3 을 참조하면, MISR 회로(30)는 교대로 직렬 연결된 다수의 입력 선택부들, 다수의 플립플롭들 및 멀티플렉서들을 포함할 수 있다. 도 3 에는, 제 1 내지 제 4 입력 선택부(31~34)와, 제 1 내지 제 4 플립플롭(41~44) 및 제 1 내지 제 4 멀티플렉서(MUX1~MUX4, 51~54)를 포함하여, 4 비트를 저장 및 출력할 수 있는 MISR 회로(30)가 도시되어 있다.
도 1 의 MISR 회로(10)와 비교할 때, 도 3 의 MISR 회로(30)는 제 1 내지 제 4 입력 선택부(31~34)와 제 1 내지 제 4 플립플롭(41~44) 사이에 제 1 내지 제 4 멀티플렉서(51~54)가 배치된다는 점에서 차이점을 가진다. 제 1 내지 제 4 입력 선택부(31~34)와, 제 1 내지 제 4 플립플롭(41~44) 및 제 1 내지 제 4 멀티플렉서(51~54)는 일대일 대응될 수 있다.
제 1 내지 제 4 멀티플렉서(51~54)는, 모드 제어 신호(SHIFT_WR)에 따라, 제 1 입력단으로 입력되는 신호 혹은 제 2 입력단으로 입력되는 신호 중 하나를 선택하여 제 1 내지 제 4 먹스 선택 신호(MSEL_IN0~MSEL_IN3)를 출력할 수 있다. 제 1 내지 제 3 멀티플렉서(51~53)는, 이전 단의 플립플롭으로부터 출력되는 제 2 내지 제 4 출력 신호(OUT1~OUT3)를 제 1 입력단으로 입력 받고, 제 4 멀티플렉서(54)는, 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)을 제 1 입력단으로 입력 받을 수 있다. 제 1 내지 제 4 멀티플렉서(51~54)는, 제 1 내지 제 4 입력 선택부(11~14)로부터 출력되는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 제 2 입력단으로 입력 받을 수 있다.
예를 들어, 제 3 멀티플렉서(53)는, 모드 제어 신호(SHIFT_WR)에 따라, 제 4 플립플롭(44)으로부터 출력되는 제 4 출력 신호(OUT3) 및 제 3 입력 선택부(33)로부터 출력되는 제 3 선택 신호(SEL_IN2) 중 하나를 선택하여 제 3 먹스 선택 신호(MSEL_IN2)로 제 3 플립플롭(43)으로 제공할 수 있다. 모드 제어 신호(SHIFT_WR)는, IEEE 1500 리드 동작을 수행할 때 로직 하이 레벨이 되고, MISR 회로로 동작할 때(즉, MISR 연산 동작을 수행할 때) 로직 로우 레벨이 되는 신호일 수 있다.
참고로, 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)는 일대일로 대응되며, 대응되는 출력 신호와 외부 입력 신호는 동일한 입출력 패드(예를 들어, DQ 패드)를 공유하며, 공유된 입출력 패드를 통해 입출력 될 수 있다. 따라서, MISR 연산 동작을 수행할 때, 제 1 내지 제 4 출력 신호(OUT0~OUT3)는 입출력 패드를 통해 외부 장치로 출력되거나, 제 1 내지 제 4 외부 입력 신호(IN0~IN3)는 동일한 입출력 패드를 통해 외부 장치로부터 입력 될 수 있다. 한편, IEEE 1500 리드 동작을 수행할 때, 제 1 출력 신호(OUT0)는 별도의 테스트 입출력 패드(예를 들어, WSO 패드)를 통해 외부 장치로 출력될 수 있다.
이하, 도 3 을 참조하여, MISR 회로(30)의 동작을 설명하면 다음과 같다.
먼저, IEEE 1500 리드 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 하이 레벨이 되면, 제 4 멀티플렉서(54)는, 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)를 제 1 입력단으로 입력받아 제 4 먹스 선택 신호(MSEL_IN3)로 제 4 플립플롭(44)에 제공한다. 제 4 플립플롭(44)은, 클럭(CLK)의 제 1 토글링에 응답하여, 제 4 먹스 선택 신호(MSEL_IN3)를 제 4 출력 신호(OUT3)로 출력할 수 있다.
마찬가지로, 제 3 멀티플렉서(53)는, 제 4 플립플롭(44)으로부터 출력되는 제 4 출력 신호(OUT3)를 제 1 입력단으로 입력 받아 제 3 먹스 선택 신호(MSEL_IN2)로 제 3 플립플롭(43)으로 제공한다. 제 3 플립플롭(43)은, 클럭(CLK)의 제 2 토글링에 응답하여, 제 3 먹스 선택 신호(MSEL_IN2)를 제 3 출력 신호(OUT2)로 출력할 수 있다. 이러한 방식으로, 클럭(CLK)이 4번 토글링 한 후에, 타겟 데이터(TAR_DATA)는 테스트 입출력 패드를 통해 제 1 출력 신호(OUT0)로 외부 장치에 출력될 수 있다. 따라서, MISR 회로(30)는 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)를 독출하는 IEEE 1500 리드 동작을 수행할 수 있다.
반면, MISR 연산 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 로우 레벨이 되면, 제 1 내지 제 4 멀티플렉서(51~54)는, 제 1 내지 제 4 입력 선택부(11~14)로부터 출력되는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 제 2 입력단으로 입력 받을 수 있다. 따라서, MISR 회로(30)는 제 1 및 제 2 입력 제어 신호(M0, M1)의 논리 레벨에 따라 도 2 에서 설명된 본연의 MISR 연산 동작을 수행할 수 있다.
하지만, 상기의 같이 제 1 내지 제 4 입력 선택부(31~34)와, 제 1 내지 제 4 플립플롭(41~44)에 일대일로 대응되는 제 1 내지 제 4 멀티플렉서(51~54)를 배치하는 경우, MISR 회로가 차지하는 면적이 증가하는 동시에, MISR 연산 동작을 수행할 때 각 멀티플렉서를 통해서 신호가 전달되기 때문에 MISR 연산 지연(delay)이 발생하게 된다.
이하, 제안 발명에서는, 면적 증가 및 신호 지연을 최소화하면서 IEEE 1500 리드 동작을 지원하면서 MISR 연산 동작을 수행할 수 있는 MISR 회로를 제안하고자 한다.
도 4 는 본 발명의 실시예에 따른 IEEE 1500 리드 동작을 지원하는 MISR 회로(120)를 포함하는 반도체 장치(200)를 설명하는 블록도 이다.
도 4 를 참조하면, 반도체 장치(200)는, 모드 제어 회로(110) 및 MISR 회로(120)를 포함할 수 있다.
모드 제어 회로(110)는, 모드 제어 신호(SHIFT_WR)에 따라 제 1 초기 입력 제어 신호(M0), 제 2 초기 입력 제어 신호(M1) 및 초기 피드백 신호(FB)를 선택적으로 마스킹하여 제 1 입력 제어 신호(M0_N), 제 2 입력 제어 신호(M1_N) 및 피드백 신호(FB_N)를 출력할 수 있다. 모드 제어 신호(SHIFT_WR)는, IEEE 1500 리드 동작을 수행할 때 로직 하이 레벨이 되고, MISR 회로로 동작할 때(즉, MISR 연산 동작을 수행할 때) 로직 로우 레벨이 되는 신호일 수 있다.
모드 제어 회로(110)는, IEEE 1500 리드 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 하이 레벨이 되면, 제 1 및 제 2 초기 입력 제어 신호(M0, M1) 및 초기 피드백 신호(FB)를 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)로 각각 출력할 수 있다. 모드 제어 회로(110)는, MISR 연산 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 로우 레벨이 되면, 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)를 각각 특정 레벨로 마스킹하여 출력할 수 있다. 예를 들어, 모드 제어 회로(110)는, 제 1 입력 제어 신호(M0_N)를 로직 하이 레벨로 활성화시키고, 제 2 입력 제어 신호(M1_N) 및 피드백 신호(FB_N)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다.
MISR 회로(120)는 교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함할 수 있다. 다수의 입력 선택부들과 다수의 레지스터들은 일대일로 대응될 수 있다. 이하에서는, 다수의 레지스터들이 각각 클럭(CLK)에 동기되어 동작하는 플립플롭으로 구성된 경우를 예로 들어 설명한다. 하지만, 제안 발명은 이에 한정되지 않으며, 레지스터는 클럭에 따라 데이터를 저장하거나 저장된 출력하는 동작을 수행하는 구성으로 구현될 수 있다.
도 4 에는, 제 1 내지 제 4 입력 선택부(121~124)와 제 1 내지 제 4 플립플롭(131~134)을 포함하여, 4 비트를 저장 및 출력할 수 있는 MISR 회로(120)가 도시되어 있다. 한편, 제 1 내지 제 4 플립플롭(131~134)의 출력단으로부터 제 1 내지 제 4 출력 신호(OUT0~OUT3)가 출력되며, 제 1 내지 제 4 플립플롭(131~134) 중 마지막 단의 플립플롭(즉, 제 1 플립플롭(131))로부터 출력되는 제 1 출력 신호(OUT0)는 초기 피드백 신호(FB)로 제공될 수 있다. 도 4 에서, 제 1 내지 제 4 입력 선택부(121~124) 중 제 3 입력 선택부(123)와 제 4 입력 선택부(124)가 피드백 신호(FB_N)를 입력받기 때문에 MISR 회로(120)는 f(x) = X^4 + X^3 + 1 의 다항식(polynomial)을 구성할 수 있다.
제 1 내지 제 4 입력 선택부(121~124)은 각각 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)에 따라 이전 단의 플립플롭으로부터 출력되는 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 조합하여 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 출력할 수 있다. 예를 들어, 제 3 입력 선택부(123)는, 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)에 따라 제 4 플립플롭(134)으로부터 출력되는 제 4 출력 신호(OUT3)와 제 3 외부 입력 신호(IN2)를 조합하여 제 3 선택 신호(SEL_IN2)를 출력할 수 있다. 이 때, 직렬 연결의 제일 앞 단에 위치한 제 4 입력 선택부(124)는 이전 단의 플립플롭의 출력 신호로 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)을 입력 받을 수 있다. 참고로, MISR 연산 동작을 수행하는 경우, 타겟 데이터(TAR_DATA)는 접지 전압(VSS) 레벨 신호로 고정될 수 있다. 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)은 각각 대응하는 플립플롭의 입력 신호로 제공될 수 있다.
제 1 내지 제 4 플립플롭(131~134)은, 클럭(CLK)에 응답하여, 대응하는 입력 선택부로부터 제공되는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 저장하거나, 저장된 값을 제 1 내지 제 4 출력 신호(OUT0~OUT3)로 출력할 수 있다. 제 1 내지 제 4 플립플롭(131~134)의 제 1 내지 제 4 출력 신호(OUT0~OUT3)는 다음 단의 입력 선택부로 제공될 수 있다.
한편, 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)는 일대일로 대응되며, 대응되는 출력 신호와 외부 입력 신호는 동일한 입출력 패드(예를 들어, DQ 패드)를 공유하며, 공유된 입출력 패드를 통해 입출력 될 수 있다. 따라서, MISR 연산 동작을 수행할 때, 제 1 내지 제 4 플립플롭(131~134)으로부터 출력된 제 1 내지 제 4 출력 신호(OUT0~OUT3)는 다수의 입출력 패드들을 통해 외부 장치로 출력되고, 제 1 내지 제 4 외부 입력 신호(IN0~IN3)는 동일한 다수의 입출력 패드들을 통해 입력되어 제 1 내지 제 4 플립플롭(131~134)에 저장될 수 있다. 한편, IEEE 1500 리드 동작을 수행할 때, 제 1 출력 신호(OUT0)는 별도의 테스트 입출력 패드(예를 들어, WSO 패드)를 통해 외부 장치로 출력될 수 있다.
도 5 는 도 4 의 모드 제어 회로(110)의 상세 회로도 이다.
도 5 를 참조하면, 모드 제어 회로(110)는, 제 1 로직부(210), 제 2 로직부(220) 및 제 3 로직부(230)를 포함할 수 있다.
제 1 로직부(210)는, 모드 제어 신호(SHIFT_WR)와 제 1 초기 입력 제어 신호(M0)를 오아 연산할 수 있다. 예를 들어, 제 1 로직부(210)는, 모드 제어 신호(SHIFT_WR)와 제 1 초기 입력 제어 신호(M0)를 입력 받는 노아 게이트(NR1) 및 노아 게이트(NR1)의 출력을 반전하는 인버터(INV1)를 포함할 수 있다.
모드 제어 신호(SHIFT_WR)는 인버터(INV3)를 통해 반전되어 반전된 모드 제어 신호(SHIFT_WRB)로 출력될 수 있다.
제 2 로직부(220)는, 반전된 모드 제어 신호(SHIFT_WRB)와 제 2 초기 입력 제어 신호(M1)를 앤드 연산할 수 있다. 예를 들어, 제 2 로직부(220)는, 반전된 모드 제어 신호(SHIFT_WRB)와 제 2 초기 입력 제어 신호(M1)를 입력 받는 낸드 게이트(ND1) 및 낸드 게이트(ND1)의 출력을 반전하는 인버터(INV3)를 포함할 수 있다.
제 3 로직부(230)는, 반전된 모드 제어 신호(SHIFT_WRB)와 초기 피드백 신호(FB)를 앤드 연산할 수 있다. 예를 들어, 제 3 로직부(230)는, 반전된 모드 제어 신호(SHIFT_WRB)와 초기 피드백 신호(FB)를 입력 받는 낸드 게이트(ND2) 및 낸드 게이트(ND2)의 출력을 반전하는 인버터(INV4)를 포함할 수 있다.
상기와 같은 구성으로, 모드 제어 회로(110)는, 모드 제어 신호(SHIFT_WR)가 로직 하이 레벨이 되면, 제 1 및 제 2 초기 입력 제어 신호(M0, M1) 및 초기 피드백 신호(FB)를 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)로 각각 출력하고, 모드 제어 신호(SHIFT_WR)가 로직 로우 레벨이 되면, 제 1 입력 제어 신호(M0_N)를 로직 하이 레벨로 활성화시키고, 제 2 입력 제어 신호(M1_N) 및 피드백 신호(FB_N)는 로직 로우 레벨로 비활성화시켜 출력할 수 있다.
한편, 제 1 내지 제 4 입력 선택부(121~124)는 피드백 신호(FB_N)를 입력 받는 구성(즉, 제 3 및 제 4 입력 선택부(123, 124))와, 피드백 신호(FB_N)를 입력받지 않는 구성(즉, 제 1 및 제 2 입력 선택부(121, 122))로 구분될 수 있다. 이하에서는, 제 2 입력 선택부(122)와 제 3 입력 선택부(123)를 예로 들어 설명한다.
도 6 은 도 4 의 제 2 입력 선택부(122)의 상세 회로도 이다.
도 6 을 참조하면, 제 2 입력 선택부(122)는, 제 1 입력 제어 신호(M0_N)와 제 3 플립플롭(133)으로부터 출력되는 제 3 출력 신호(OUT2)를 낸드 연산하는 제 1 낸드 게이트(ND3), 제 2 입력 제어 신호(M1_N)와 제 2 외부 입력 신호(IN1)를 낸드 연산하는 제 2 낸드 게이트(ND4) 및 제 1 낸드 게이트(ND3)와 제 2 낸드 게이트(ND4)의 출력들을 배타적 논리합(XOR) 연산하여 제 2 선택 신호(SEL_IN1)를 출력하는 XOR 게이트(XR1)를 포함할 수 있다.
상기와 같은 구성을 가지는 제 2 입력 선택부(122)의 동작을 설명하면 다음과 같다.
제 1 입력 제어 신호(M0_N) 및 제 2 입력 제어 신호(M1_N)가 로직 로우 레벨로 입력되면, 제 2 입력 선택부(122)는, 제 2 선택 신호(SEL_IN1)를 로직 로우 레벨로 출력한다. 따라서, MISR 회로(120)는 리셋(RESET) 기능을 수행 할 수 있다.
제 1 입력 제어 신호(M0_N)가 로직 하이 레벨로 입력되고, 제 2 입력 제어 신호(M1_N)가 로직 로우 레벨로 입력되면, 제 2 입력 선택부(122)는, 제 3 출력 신호(OUT2)를 제 2 선택 신호(SEL_IN1)로 출력한다. 따라서, MISR 회로(120)는 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 기능을 수행할 수 있다.
제 1 입력 제어 신호(M0_N)가 로직 로우 레벨로 입력되고, 제 2 입력 제어 신호(M1_N)가 로직 하이 레벨로 입력되면, 제 2 입력 선택부(122)는, 제 2 외부 입력 신호(IN1)를 제 2 선택 신호(SEL_IN1)로 출력한다. 따라서, MISR 회로(120)는 레지스터(REGISTER) 기능을 수행할 수 있다.
제 1 입력 제어 신호(M0_N) 및 제 2 입력 제어 신호(M1_N)가 로직 하이 레벨로 입력되면, 제 2 입력 선택부(122)는, 제 3 출력 신호(OUT2)와 제 2 외부 입력 신호(IN1)의 로직 레벨에 따라 제 2 선택 신호(SEL_IN1)를 출력한다. 따라서, MISR 회로(120)는 다중-입력 쉬프트 레지스터(MISR) 기능을 수행할 수 있다.
도 7 은 도 4 의 제 3 입력 선택부(123)의 상세 회로도 이다.
도 7 을 참조하면, 제 3 입력 선택부(123)는, 피드백 신호(FB_N)와 제 4 플립플롭(134)으로부터 출력되는 제 4 출력 신호(OUT3)를 배타적 논리합(XOR) 연산하는 제 1 XOR 게이트(XR2), 제 1 XOR 게이트(XR2)의 출력과 제 1 입력 제어 신호(M0_N)를 낸드 연산하는 제 1 낸드 게이트(ND5), 제 2 입력 제어 신호(M1_N)와 제 3 외부 입력 신호(IN2)를 낸드 연산하는 제 2 낸드 게이트(ND6) 및 제 1 낸드 게이트(ND5)와 제 2 낸드 게이트(ND6)의 출력들을 배타적 논리합(XOR) 연산하여 제 3 선택 신호(SEL_IN2)를 출력하는 제 2 XOR 게이트(XR3)를 포함할 수 있다.
상기와 같은 구성을 가지는 제 2 입력 선택부(122)의 동작을 설명하면 다음과 같다.
제 1 입력 제어 신호(M0_N) 및 제 2 입력 제어 신호(M1_N)가 로직 로우 레벨로 입력되면, 제 3 입력 선택부(123)는,제 3 선택 신호(SEL_IN2)를 로직 로우 레벨로 출력한다. 따라서, MISR 회로(120)는 리셋(RESET) 기능을 수행 할 수 있다.
제 1 입력 제어 신호(M0_N)가 로직 하이 레벨로 입력되고, 제 2 입력 제어 신호(M1_N)가 로직 로우 레벨로 입력되면, 제 3 입력 선택부(123)는, 제 4 출력 신호(OUT3)와 피드백 신호(FB_N)의 로직 레벨에 따라 제 3 선택 신호(SEL_IN2)를 출력한다. 이 때, 제 3 입력 선택부(123)는, 피드백 신호(FB_N)의 로직 레벨에 따라 제 4 출력 신호(OUT3)을 선택적으로 반전하여 제 3 선택 신호(SEL_IN2)로 출력할 수 있다. 따라서, MISR 회로(120)는 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 기능을 수행할 수 있다.
제 1 입력 제어 신호(M0_N)가 로직 로우 레벨로 입력되고, 제 2 입력 제어 신호(M1_N)가 로직 하이 레벨로 입력되면, 제 3 입력 선택부(123)는, 제 3 외부 입력 신호(IN2)를 제 3 선택 신호(SEL_IN2)로 출력한다. 따라서, MISR 회로(120)는 레지스터(REGISTER) 기능을 수행할 수 있다.
제 1 입력 제어 신호(M0_N) 및 제 2 입력 제어 신호(M1_N)가 로직 하이 레벨로 입력되면, 제 3 입력 선택부(123)는, 제 4 출력 신호(OUT3)와 제 3 외부 입력 신호(IN2)의 로직 레벨에 따라 제 3 선택 신호(SEL_IN2)를 출력한다. 이 때, 제 3 입력 선택부(123)는, 피드백 신호(FB_N)의 로직 레벨에 따라 제 4 출력 신호(OUT3)을 선택적으로 반전한 뒤, 이를 제 3 외부 입력 신호(IN2)와 조합하여 제 3 선택 신호(SEL_IN2)로 출력할 수 있다. 따라서, MISR 회로(120)는 다중-입력 쉬프트 레지스터(MISR) 기능을 수행할 수 있다.
한편, 공정의 편의를 위해 제 1 내지 제 4 입력 선택부(121~124)는 동일 구성으로 구현할 수 있다. 이 경우, 제 1 내지 제 4 입력 선택부(121~124)는 도 7 의 구성으로 구현되고, 피드백 신호(FB_N)를 입력받지 않는 제 1 및 제 2 입력 선택부(121, 122)는 피드백 신호(FB_N) 대신 접지 전압 (VSS) 레벨의 신호를 입력받을 수 있다.
이하, 도 4 내지 도 7 을 참조하여, 도 4 의 반도체 장치(100)의 동작을 설명한다.
먼저, IEEE 1500 리드 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 하이 레벨이 되면, 모드 제어 회로(110)는, 제 1 입력 제어 신호(M0_N)를 로직 하이 레벨로 활성화시키고, 제 2 입력 제어 신호(M1_N) 및 피드백 신호(FB_N)는 로직 로우 레벨로 비활성화시켜 출력한다.
제 4 입력 선택부(124)는, 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)를 제 4 선택 신호(SEL_IN3)로 제 4 플립플롭(134)에 제공한다. 제 4 플립플롭(134)은, 클럭(CLK)의 제 1 토글링에 응답하여, 제 4 선택 신호(SEL_IN3)를 제 4 출력 신호(OUT3)로 출력할 수 있다.
마찬가지로, 제 3 입력 선택부(123)는, 제 4 플립플롭(134)으로부터 출력되는 제 4 출력 신호(OUT3)를 제 3 선택 신호(SEL_IN2)로 출력하고, 제 3 플립플롭(133)은, 클럭(CLK)의 제 2 토글링에 응답하여, 제 3 선택 신호(SEL_IN2)를 제 3 출력 신호(OUT2)로 출력할 수 있다. 이러한 방식으로, 클럭(CLK)이 4번 토글링 한 후에, 타겟 데이터(TAR_DATA)는 테스트 입출력 패드를 통해 제 1 출력 신호(OUT0)로 외부 장치에 출력될 수 있다. 따라서, MISR 회로(120)는 반도체 장치 내부에서 독출된 타겟 데이터(TAR_DATA)를 독출하는 IEEE 1500 리드 동작을 수행할 수 있다.
반면, MISR 연산 동작을 수행하기 위해 모드 제어 신호(SHIFT_WR)가 로직 로우 레벨이 되면, 모드 제어 회로(110)는, 제 1 및 제 2 초기 입력 제어 신호(M0, M1) 및 초기 피드백 신호(FB)를 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)로 각각 출력한다.
이 때, 제 1 내지 제 4 입력 선택부(121~124)는, 제 1 및 제 2 입력 제어 신호(M0_N, M1_N) 및 피드백 신호(FB_N)에 따라 이전 단의 플립플롭으로부터 출력되는 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 조합하여 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 출력할 수 있다. 제 1 내지 제 4 플립플롭(131~134)은, 클럭(CLK)에 응답하여, 이전 단의 입력 선택부로부터 제공되는 제 1 내지 제 4 선택 신호(SEL_IN0~SEL_IN3)를 저장하거나, 저장된 값을 제 1 내지 제 4 출력 신호(OUT0~OUT3)로 출력할 수 있다. 따라서, MISR 회로(120)는 제 1 및 제 2 입력 제어 신호(M0_N, M1_N)의 논리 레벨에 따라 MISR 연산 동작을 수행할 수 있다.
상기와 같이, 제안 발명에서는, 멀티플렉서들을 구비하지 않고도 MISR 회로의 레지스터들을 이용하여 IEEE 1500 리드 동작을 수행할 수 있다. 따라서, 회로 면적을 감소시키고, MISR 연산 동작 및 리드 동작 속도를 증가시키는 동시에 MISR 연산 지연(delay)을 방지하여 신호 충실도(SI) 특성의 열화를 방지할 수 있다.
도 8 은 제안 발명에 따른 고 대역폭 메모리(HBM)로 구성된 메모리 시스템(300)을 설명하는 도면 이다.
도 8 을 참조하면, 메모리 시스템(300)은 적층형 메모리 장치(310), 메모리 컨트롤러(320), 인터포저(Interposer, 330) 및 패키지 기판(Package Substrate, 340)을 포함할 수 있다. 메모리 시스템(300)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Pack age On Package) 형태로도 구현될 수 있다.
패키지 기판(340) 상부에는 인터포저(330)가 형성될 수 있다. 인터포저(330)와 패키지 기판(340)은, 범프볼, 볼 그리드 어레이, C4 범프 등의 전기적 연결 수단(332)을 통해 서로 연결될 수 있다. 인터포저(330)와 패키지 기판(340)은, 신호를 전송하기 위한 신호 경로를 형성할 수 있다. 도시되지는 않았지만, 패키지 기판(340)은 패키지 볼을 포함할 수 있고, 패키지 볼을 통해 메모리 시스템(300)은 외부 전자 장치와 연결될 수 있다
인터포저(330) 상부에는 적층형 메모리 장치(310)와 메모리 컨트롤러(320)가 형성될 수 있다. 적층형 메모리 장치(310)와 메모리 컨트롤러(320)는, 마이크로 범프 패드(322)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(310)와 메모리 컨트롤러(320)는 인터포저(330)에 형성된 신호 경로를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
적층형 메모리 장치(310)는 다수의 다이(Die)를 적층하고, 관통 전극 혹은 관통 실리콘 비아(TSV, Through Silicon Via)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는 베이스 다이(Base Die)(314) 및 다수의 코어 다이(Core Die)(312)를 포함할 수 있다. 코어 다이(312)는 베이스 다이(314) 상에 적층될 수 있으며, 마이크로 범프 패드(316)와 관통 실리콘 비아(TSV)를 통해 서로 연결될 수 있다. 코어 다이(312)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 리드/라이트 동작을 위한 회로들이 배치될 수 있다. 베이스 다이(314)에는 코어 다이(312)와 메모리 컨트롤러(320) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 메모리 시스템(300) 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 코어 다이(312)와 메모리 컨트롤러(320) 간의 타이밍 조절 기능들을 수행할 수 있다.
컨트롤러(320)는 적층형 메모리 장치(310)를 제어하는 마스터 장치일 수 있다. 컨트롤러(320)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP), 컨트롤러 칩, 메모리 컨트롤러 칩일 수 있다.
한편, 베이스 다이(314)와 메모리 컨트롤러(320)의 물리적 영역(PHY)에는 마이크로 범프 패드(322)를 통해 전기적으로 신호를 주고 받기 위한 인터페이스 회로(I/F)가 구비될 수 있다. 베이스 다이(314)와 메모리 컨트롤러(320)는, 인터페이스 회로(I/F) 및 마이크로 범프 패드(322)를 통해 데이터(DQ), 데이터 스트로브 신호(DQS), 클럭 신호(CK), 커맨드 신호(CMD) 및 어드레스 신호(ADD) 등을 주고 받을 수 있다.
특히, 베이스 다이(314)의 인터페이스 회로(I/F)에는 도 4 에서 설명된 모드 제어 회로(110) 및 MISR 회로(120)가 배치될 수 있다. 실시예에 따라, 베이스 다이(314)의 인터페이스 회로(I/F)에는 MISR 회로(120)만이 배치되고, 모드 제어 회로(110)는 물리적 영역(PHY) 주변에 배치될 수 있다.
한편, 마이크로 범프 패드(322)는, MISR 연산 동작을 수행할 때 이용되는 입출력 패드들(예를 들어, 다수의 DQ 패드들)(324) 및 IEEE 1500 리드 동작을 수행할 때 이용되는 별도의 테스트 입출력 패드(예를 들어, WSO 패드)(326)를 포함할 수 있다. WSO 패드(326)는 테스트 동작 시 이용되는 패드로 DQ 패드들(324)에 비해 저속으로 구동될 수 있다.
모드 제어 신호(SHIFT_WR)가 로직 로우 레벨이 되어 MISR 연산 동작을 수행할 때, MISR 회로(120)는, 제 1 내지 제 4 출력 신호(OUT0~OUT3)와 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 다수의 DQ 패드들(324)을 통해 입출력 할 수 있다. 즉, MISR 회로(120)는, 제 1 내지 제 4 플립플롭(131~134)으로부터 출력된 제 1 내지 제 4 출력 신호(OUT0~OUT3)를 다수의 DQ 패드들(324)을 통해 메모리 컨트롤러(320)로 출력하고, 동일한 다수의 DQ 패드들(324)을 통해 메모리 컨트롤러(320)로부터 입력된 제 1 내지 제 4 외부 입력 신호(IN0~IN3)를 제 1 내지 제 4 플립플롭(131~134)에 저장할 수 있다.
또한, 모드 제어 신호(SHIFT_WR)가 로직 하이 레벨이 되어 IEEE 1500 리드 동작을 수행할 때, MISR 회로(120)는, WSO 패드(326)를 통해 제 1 출력 신호(OUT0)를 IEEE 1500에서 사용되는 신호의 형태로 메모리 컨트롤러(320)로 출력할 수 있다. 메모리 컨트롤러(320)는 수신된 신호를 토대로 적층형 메모리 장치(310)의 온도, 전압 등을 재설정할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명에서는 반도체 메모리 장치에 2 개의 뱅크 그룹으로 나누어지고, 각각의 뱅크 그룹이 4개의 뱅크들을 구비하는 것으로 설명되었으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 더 많거나 더 적은 개수의 뱅크 그룹이 반도체 메모리 장치에 포함되는 경우와 각각의 뱅크 그룹에 구비된 뱅크의 개수가 더 많거나 더 적은 경우도 포함할 수 있다.
Claims (20)
- 모드 제어 신호에 따라 제 1 및 제 2 초기 입력 제어 신호 및 초기 피드백 신호를 선택적으로 마스킹하여 제 1 및 제 2 입력 제어 신호 및 피드백 신호를 출력하는 모드 제어 회로; 및
교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함하며, 상기 다수의 입력 선택부들은 각각 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 이전 단의 레지스터의 출력 신호 및 외부 입력 신호를 조합하여 다음 단의 레지스터의 입력 신호로 제공하는 다중-입력 쉬프트 레지스터(MISR) 회로
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 모드 제어 회로는,
제 1 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 및 제 2 초기 입력 제어 신호 및 상기 초기 피드백 신호를 상기 제 1 및 제 2 입력 제어 신호 및 피드백 신호로 각각 출력하고,
제 2 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호를 특정 레벨로 마스킹하여 출력하는 반도체 장치. - 제 2 항에 있어서,
상기 모드 제어 회로는,
상기 제 2 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 입력 제어 신호를 활성화시키고, 상기 제 2 입력 제어 신호 및 상기 피드백 신호는 비활성화시켜 출력하는 반도체 장치.
- 제 1 항에 있어서,
상기 모드 제어 신호는,
MISR 연산 동작을 수행할 때 제 1 로직 레벨이 되고,
상기 반도체 장치 내부의 타겟 데이터를 외부 장치로 독출하기 위한 IEEE 1500(임베디드 코어 테스트용 규격) 리드 동작을 수행할 때 제 2 로직 레벨이 되는 반도체 장치.
- 제 4 항에 있어서,
상기 IEEE 1500(임베디드 코어 테스트용 규격) 리드 동작을 수행할 때, 상기 다수의 레지스터들 중 마지막 단의 레지스터의 출력 신호가 테스트 입출력 패드를 통해 외부 장치로 제공되는 반도체 장치. - 제 1 항에 있어서,
상기 다수의 레지스터들 중 마지막 단의 레지스터의 출력 신호가 상기 초기 피드백 신호로 제공되는 반도체 장치.
- 제 1 항에 있어서,
상기 직렬 연결의 제일 앞 단에 위치한 입력 선택부는, 이전 단의 플립플롭의 출력 신호로 반도체 장치 내부에서 독출된 타겟 데이터를 입력 받는 반도체 장치.
- 제 1 항에 있어서,
상기 다수의 입력 선택부들 각각은,
상기 제 1 입력 제어 신호에 따라 상기 피드백 신호와 상기 이전 단의 레지스터의 출력 신호를 조합한 신호를 선택하고, 상기 제 2 입력 제어 신호에 따라 상기 외부 입력 신호를 선택하는 반도체 장치.
- 제 1 항에 있어서,
상기 모드 제어 회로는,
상기 모드 제어 신호와 상기 제 1 초기 입력 제어 신호를 오아 연산하는 제 1 로직부;
반전된 모드 제어 신호와 상기 제 2 초기 입력 제어 신호를 앤드 연산하는 제 2 로직부; 및
상기 반전된 모드 제어 신호와 상기 초기 피드백 신호를 앤드 연산하는 제 3 로직부
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 다수의 입력 선택부들 중 적어도 하나는,
상기 제 1 입력 제어 신호와 상기 앞단의 레지스터의 출력 신호를 낸드 연산하는 제 1 로직 게이트;
상기 제 2 입력 제어 신호와 상기 외부 입력 신호를 낸드 연산하는 제 2 로직 게이트; 및
상기 제 1 로직 게이트와 상기 제 2 로직 게이트의 출력들을 배타적 논리합(XOR) 연산하는 제 3 로직 게이트
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 다수의 입력 선택부들 중 적어도 하나는,
상기 피드백 신호와 상기 앞단의 레지스터의 출력 신호를 배타적 논리합(XOR) 연산하는 제 4 로직 게이트
상기 제 4 로직 게이트의 출력과 상기 1 입력 제어 신호를 낸드 연산하는 제 5 로직 게이트;
상기 제 2 입력 제어 신호와 상기 외부 입력 신호를 낸드 연산하는 제 6 로직 게이트; 및
상기 제 5 로직 게이트와 상기 제 6 로직 게이트의 출력들을 배타적 논리합(XOR) 연산하는 제 7 로직 게이트
를 포함하는 반도체 장치.
- 제 1 항에 있어서,
상기 MISR 회로는,
상기 제 1 및 제 2 입력 제어 신호에 따라, 리셋(RESET) 기능, 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 기능, 레지스터(REGISTER) 기능 및 MISR 기능 중 하나를 수행하는 반도체 장치.
- 메모리 컨트롤러; 및
다수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치를 포함하고,
상기 베이스 다이는,
모드 제어 신호에 따라 제 1 및 제 2 초기 입력 제어 신호 및 초기 피드백 신호를 선택적으로 마스킹하여 제 1 및 제 2 입력 제어 신호 및 피드백 신호를 출력하는 모드 제어 회로; 및
교대로 직렬 연결된 다수의 입력 선택부들과 다수의 레지스터들을 포함하며, 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 MISR 연산 동작 혹은 레지스터 리드 동작을 선택적으로 수행하는 다중-입력 쉬프트 레지스터(MISR) 회로
를 포함하는 메모리 시스템.
- 제 13 항에 있어서,
상기 모드 제어 회로는,
제 1 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 및 제 2 초기 입력 제어 신호 및 상기 초기 피드백 신호를 상기 제 1 및 제 2 입력 제어 신호 및 피드백 신호로 각각 출력하고,
제 2 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호를 특정 레벨로 마스킹하여 출력하는 메모리 시스템.
- 제 14 항에 있어서,
상기 모드 제어 회로는,
상기 제 2 로직 레벨의 상기 모드 제어 신호에 따라, 상기 제 1 입력 제어 신호를 활성화시키고, 상기 제 2 입력 제어 신호 및 상기 피드백 신호는 비활성화시켜 출력하는 메모리 시스템.
- 제 13 항에 있어서,
상기 레지스터 리드 동작은,
상기 메모리 장치 내부의 타겟 데이터를 독출하기 위한 IEEE 1500(임베디드 코어 테스트용 규격) 리드 동작을 포함하는 메모리 시스템.
- 제 13 항에 있어서,
상기 MISR 회로는,
상기 레지스터 리드 동작을 수행할 때,
상기 다수의 레지스터들 중 마지막 단의 레지스터의 출력 신호를 테스트 입출력 패드를 통해 상기 메모리 컨트롤러로 제공하는 메모리 시스템.
- 제 13 항에 있어서,
상기 다수의 입력 선택부들 각각은,
상기 제 1 및 제 2 입력 제어 신호 및 상기 피드백 신호에 따라 이전 단의 레지스터의 출력 신호 및 외부 입력 신호를 조합하여 다음 단의 레지스터의 입력 신호로 제공하는 메모리 시스템.
- 제 18 항에 있어서,
상기 MISR 회로는,
상기 MISR 연산 동작을 수행할 때,
상기 다수의 레지스터들의 출력 신호들을 다수의 입출력 패드들을 통해 상기 메모리 컨트롤러로 출력하고, 상기 다수의 입출력 패드들을 통해 상기 메모리 컨트롤러로부터 입력된 상기 외부 입력 신호들을 상기 다수의 레지스터들에 저장하는 메모리 시스템.
- 제 13 항에 있어서,
상기 MISR 연산 동작은,
상기 제 1 및 제 2 입력 제어 신호에 따라, 리셋(RESET) 기능, 선형 피드백 쉬프트 레지스터(LFSR: linear feedback shift register) 기능, 레지스터(REGISTER) 기능 및 MISR 기능 중 하나를 포함하는 메모리 시스템.
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