KR20220107004A - 전송 회로, 인터페이스 회로 및 메모리 - Google Patents

전송 회로, 인터페이스 회로 및 메모리 Download PDF

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Abstract

본 발명의 실시예는 전송 회로, 인터페이스 회로 및 메모리를 제공하고, 전송 회로는, 클록 신호를 전송하기 위한 상층 클록 본딩 패드(101); 데이터 신호를 전송하기 위한 M 개의 상층 데이터 본딩 패드(102); 상층 클록 본딩 패드(101)에 전기적으로 연결되고, 면적이 상층 클록 본딩 패드(101)의 면적보다 작은 하층 클록 본딩 패드(111); 및 M 개의 상층 데이터 본딩 패드(102)에 일대일로 대응되게 전기적으로 연결되고, 면적이 상층 데이터 본딩 패드(102)의 면적보다 작은 M 개의 하층 데이터 본딩 패드(112)를 포함하며; 상층 클록 본딩 패드(101)와 상층 데이터 본딩 패드(102)는 제1층에 위치하고, 하층 클록 본딩 패드(111)와 하층 데이터 본딩 패드(112)는 제2층에 위치하며, 제1층과 제2층 사이에는 유전층이 포함되고, 제1층, 유전층, 제2층은 모두 동일한 기판에 위치한다.

Description

전송 회로, 인터페이스 회로 및 메모리
관련 출원의 상호 참조
본 발명은 2020년 8월 26일에 제출한 명칭이 “전송 회로, 인터페이스 회로 및 메모리”인 제202010873287.4호의 중국특허출원을 인용하고, 그 모든 내용은 참조로서 본 발명에 인용된다.
본 발명의 실시예는 전송 회로, 인터페이스 회로 및 메모리에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)는 컴퓨터에 일반적으로 사용되는 반도체 저장 소자로, 다수의 반복되는 저장 유닛으로 구성된다. 각각의 저장 유닛은 일반적으로 커패시터와 트랜지스터를 포함하며, 트랜지스터의 게이트는 워드 라인에 연결되고 드레인은 비트 라인에 연결되며 소스는 커패시터에 연결되고, 워드 라인의 전압 신호는 트랜지스터의 턴-온 또는 턴-오프를 제어할 수 있어, 비트 라인을 통해 커패시터에 저장된 데이터 정보를 판독하거나, 데이터 정보를 비트 라인을 통해 커패시터에 기록하여 저장한다.
DRAM은 2배속 동기식(Double Data Rate, DDR) 동적 랜덤 액세스 메모리, GDDR(Graphics Double Data Rate) 동적 랜덤 액세스 메모리, 저전력 2배속 동기식(Low Power Double Data Rate, LPDDR) 동적 랜덤 액세스 메모리로 나눌 수 있다. DRAM이 점점 더 많은 분야에 적용됨에 따라, 예를 들어 모바일 분야에서 DRAM이 더 많이 적용됨에 따라, 사용자가 DRAM 전력 손실 지표에 대한 요구사항이 점점 더 높아지고 있다.
본 발명의 실시예에 따르면, 전송 회로를 제공하고, 상기 전송 회로는, 클록 신호를 전송하기 위한 상층 클록 본딩 패드; 데이터 신호를 전송하기 위한 M 개의 상층 데이터 본딩 패드; 상기 상층 클록 본딩 패드에 전기적으로 연결되고, 면적이 상기 상층 클록 본딩 패드의 면적보다 작은 하층 클록 본딩 패드; 및 상기 M 개의 상층 데이터 본딩 패드에 일대일로 대응되게 전기적으로 연결되고, 면적이 상기 상층 데이터 본딩 패드의 면적보다 작은 M 개의 하층 데이터 본딩 패드를 포함하며; 여기서, 상기 상층 클록 본딩 패드와 상기 상층 데이터 본딩 패드는 제1층에 위치하고, 상기 하층 클록 본딩 패드와 상기 하층 데이터 본딩 패드는 제2층에 위치하며, 상기 제1층과 상기 제2층 사이에는 유전층이 포함되고, 상기 제1층, 상기 유전층, 상기 제2층은 모두 동일한 기판에 위치하며, 상기 M은 2보다 크거나 같은 정수이다.
본 발명의 실시예에 따르면, 인터페이스 회로를 더 제공하고, 상기 인터페이스 회로는, 상술한 전송 회로; 및 상기 하층 데이터 본딩 패드에 일대일로 대응되는 M 개의 입력 버퍼 회로를 포함하고, 각각의 상기 입력 버퍼 회로는 상기 클록 신호의 구동 하에, 상기 입력 버퍼 회로에 대응되는 상기 하층 데이터 본딩 패드에 의해 전송된 상기 데이터 신호를 수신하며; 여기서, 상기 하층 클록 본딩 패드와 상기 하층 데이터 본딩 패드는 첫 번째 줄에 배치되고, 상기 M 개의 하층 데이터 본딩 패드는 상기 하층 클록 본딩 패드의 양측에 배치되며, 각 측에는 상기 M 개의 하층 데이터 본딩 패드의 절반이 배치되고, 상기 M 개의 입력 버퍼 회로는 두 번째 줄에 배치되어, 상기 하층 데이터 본딩 패드를 기준으로, 상기 첫 번째 줄에 수직되는 축선을 형성하며, 상기 M 개의 입력 버퍼 회로는 상기 축선의 양측에 배치되고, 각 측에는 상기 M 개의 입력 버퍼 회로의 절반이 배치되며, 각각의 상기 입력 버퍼 회로와 상기 축선 사이의 거리는 상기 입력 버퍼 회로에 대응되는 상기 하층 데이터 본딩 패드와 상기 축선 사이의 거리보다 작다.
본 발명의 실시예에 따르면, 상술한 인터페이스 회로를 포함하는 메모리를 더 제공한다.
도 1은 인터페이스 회로의 구조 모식도이다.
도 2는 본 발명의 실시예에서 제공되는 전송 회로의 등가 회로 레이아웃 모식도이다.
도 3은 on die RDL의 단면 구조 모식도이다.
도 4는 본 발명의 실시예에서 제공되는 전송 회로의 일부 단면 구조 모식도이다.
도 5는 본 발명의 실시예에서 제공되는 인터페이스 회로의 구조 모식도이다.
도 6은 본 발명의 실시예에서 제공되는 인터페이스 회로의 모식도이다.
도 7은 본 발명의 실시예에서 제공되는 인터페이스 회로의 다른 레이아웃 모식도이다.
배경 기술로부터 알 수 있는 바, 선행기술의 DRAM 성능은 여전히 개선될 필요가 있다.
메모리에서, 데이터 샘플링 신호(Dqs 신호 또는 Wck 신호)를 데이터 기록 클록으로서 기록하고; 기록 동작 시, Dqs 신호 또는 Wck의 에지(상승 에지 및 하강 에지)는 타이밍에서 데이터 신호(DQ 신호)의 중앙 부분과 정렬되어야 하며, 타이밍 여유를 고려할 때, 중앙 부분에 기본적으로 정렬되도록 허용할 수도 있다. DQ 신호의 전송 경로를 데이터 경로로 정의하고, 데이터 경로의 길이는 DQ 신호의 에지가 소자 포트(예를 들어 레지스터의 데이터 포트)에 도달하는 시간에 영향을 미치며, Dqs 또는 Wck의 전송 경로를 클록 경로로 정의하고, 클록 경로의 길이는 Dqs 또는 Wck 신호가 소자 포트(예를 들어 레지스터의 클록 포트)에 도달하는 시간에 영향을 미치며, DQ 신호의 데이터 경로와 Dqs 또는 Wck 신호의 클록 경로 사이의 차이를 tDQS2DQ 또는 tWCK2DQ로 정의하고, tDQS2DQ 또는 tWCK2DQ가 작을수록 데이터 경로와 클록 경로가 더 매칭되고, 상응한 회로 타이밍이 더 우수하며; 이해할 수 있는 것은, 상기 차이는 Dqs 또는 Wck 신호의 에지와 DQ 신호의 중앙 부분 사이의 시간 갭이다. Wck의 적용 상황은 Dqs와 동일하거나 유사하고, 예를 들어 LPDDR4에서 클록을 Dqs로 지칭하며, LPDDR5에서 클록을 Wck로 지칭한다.
도 1을 참조하여 구체적으로 분석하며, 도 1은 인터페이스 회로의 구조 모식도이다.
도 1을 참조하면, 인터페이스 회로는 데이터 신호를 전송하기 위한 나란히 설치된 복수의 데이터 본딩 패드(11)와, 중심 축선(AA1), 클록 본딩 패드(13), 복수의 입력 버퍼 회로(14), 복수의 출력 버퍼 회로, 클록 수신 회로(16) 및 클록 생성 회로(17)를 포함하며; 복수의 데이터 본딩 패드(11)의 절반은 중심 축선(AA1)의 일측에 분포되고, 다른 절반은 중심 축선(AA1)의 타측에 분포되며; 클록 본딩 패드(13)는 중심 축선(AA1)에 위치하고; 복수의 입력 버퍼 회로(14)는 데이터 본딩 패드(11)에 대응되고, 각각의 입력 버퍼 회로(14)로부터 대응되는 데이터 본딩 패드(11) 사이의 데이터 경로는 동일하며(또는 일정한 오차 범위 내에서 기본적으로 동일하고, 실제 회로 설계 및 제조 프로세스에서 경로가 동일한 것은 이상적인 상황인 것을 고려하여, 여기서 및 후술되는 경로가 동일하다는 것은 모두 일정한 오차 범위 내에서 기본적으로 동일하다는 의미를 포함하고, 여기서 일정한 오차 범위는 상이한 경로 사이의 오차가 1% 이내 또는 3% 이내에 있는 것으로 이해할 수 있지만 이에 한정되지 않음); 복수의 출력 버퍼 회로(미도시)는 데이터 본딩 패드(11)에 대응되고, 각각의 출력 버퍼 회로로부터 대응되는 데이터 본딩 패드(11) 사이의 타이밍 경로는 동일하며; 클록 수신 회로(16)는 클록 본딩 패드(13)에 전기적으로 연결되어, 클록 신호를 수신하고 클록 신호를 클록 생성 회로(17)에 전송하기 위한 것이며, 클록 생성 회로(17)는 상기 클록 신호를 수신하고 구동 클록을 생성하며, 입력 버퍼 회로(14)는 상기 구동 클록 및 데이터 신호를 수신하고 데이터 신호를 전송한다.
도 1에서 DQ0/DQ1…DQ7로 데이터 본딩 패드(11)를 표시하고, CLK로 클록 본딩 패드(13)를 표시하며, CLK는 Dqs 또는 Wck로 나타낼 수 있으며, RX0/RX1…RX7로 입력 버퍼 회로(14)를 표시하고, 상기 입력 버퍼 회로(14)는 수신 회로이기도 하며, RX_CLK로 클록 수신 회로(16)를 표시하고, CLK GEN로 클록 생성 회로(17)를 표시한다.
데이터 본딩 패드(11)의 데이터 신호가 대응되는 입력 버퍼 회로(14)에 전송되는 데이터 경로는 제1 경로이고, 클록 본딩 패드(13)의 클록 신호가 대응되는 입력 버퍼 회로(14)에 전송되는 타이밍 경로는 제2 경로이다. 도 1에서, 상이한 입력 버퍼 회로(14)가 동일한 제1 경로를 갖지만, 클록 본딩 패드(13)에서 더 멀리 떨어진 입력 버퍼 회로(14)가 갖는 제2 경로가 더 길므로, 클록 본딩 패드(13)에서 더 멀리 떨어질수록, 상응한 제1 경로와 제2 경로 사이의 갭이 더 크기에, 대응되는 tDQS2DQ 또는 tWCK2DQ가 더 크고, 타이밍 위반 문제가 더 심각하며, 도 1에는 클록 본딩 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)에 대응되는 tDQS2DQ 또는 tWCK2DQ를 도시한다.
상이한 데이터 본딩 패드(11)의 데이터 신호가 대응되는 입력 버퍼 회로(14)에 도달하는 시각은 근접하고, 도 1의 클록 본딩 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14) 및 가장 가까운 입력 버퍼 회로(14)를 예로 들어 설명하면, 클록 신호가 클록 본딩 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)(DQ0에 대응되는 입력 버퍼 회로(14))에 도달하는 시각이 가장 늦고, 클록 신호가 클록 본딩 패드(13)에 가장 가까운 입력 버퍼 회로(14)(DQ3에 대응되는 입력 버퍼 회로(14))에 도달하는 시각이 가장 빠르므로, 클록 본딩 패드(13)에 가장 가까운 입력 버퍼 회로(14)가 가장 먼저 데이터 신호를 수신 및 전송하고, 클록 본딩 패드(13)에서 가장 멀리 떨어진 입력 버퍼 회로(14)가 가장 늦게 데이터 신호를 전송하며, 2개의 입력 버퍼 회로(14)가 데이터 신호를 전송하는 시간 갭이 큰 것을 초래한다. 상응하게, DQ3에 대응되는 입력 버퍼 회로(14)의 클록 경로가 데이터 경로와 매칭되면, DQ0에 대응되는 입력 버퍼 회로(14)의 클록 경로가 데이터 경로와 매칭되기 쉽지 않다.
구체적으로, 도 1을 참조하면, 각 데이터 본딩 패드(11)는 각각 제1 포트(d0/d1……d7)를 대응되게 갖고, 각 입력 버퍼 회로(14)는 각각 데이터 본딩 패드(11)에 대응되는 제1 포트에 연결되는 제2 포트(r0/r1…r7)를 가지며, 각 입력 버퍼 회로(14)는 각각 클록 생성 회로(17)에 연결되는 제3 포트(v0/v1…v7)를 갖고, 클록 생성 회로(17)는 중심 축선(AA1)의 일측에 위치한 각 입력 버퍼 회로(14)에 연결되는 제4 포트(c0)를 가지며, 클록 생성 회로(17)는 또한 중심 축선(AA1)의 타측에 위치한 각 입력 버퍼 회로(14)에 연결되는 제5 포트(c1)를 갖는다. RX0의 경우, 클록 신호의 클록 경로가 c0→v0이고, 데이터 신호의 데이터 경로가 d0→r0이며; RX1의 경우, 클록 신호의 클록 경로가 c1→v1이고, 데이터 신호의 데이터 경로가 d1→r1이며; 이와 같이 유추하며; 상이한 입력 버퍼 회로(14)의 경우, 이에 대응되는 데이터 경로가 변하지 않는다는 것을 어렵지 않게 발견할 수 있지만, 중심 축선(AA1)에 더 가까운 입력 버퍼 회로(14)가 갖는 클록 경로가 더 짧으므로, tDQS2DQ 또는 tWCK2DQ 차이가 상대적으로 큰 문제가 있다.
상술한 분석으로부터 알 수 있는 바, 상이한 입력 버퍼 회로(14)에 대응되는 tDQS2DQ 또는 tWCK2DQ 차이는 상대적으로 크고, 메모리에서, tDQS2DQ 또는 tWCK2DQ의 값에 대한 요구사항이 엄격하며, 예를 들어 tDQS2DQ 또는 tWCK2DQ의 값은 800ps보다 크면 안되고, 그렇지 않으면 타이밍 위반이 발생한다.
상술한 문제를 해결하기 위해, 본 발명의 실시예는 전송 회로를 제공하고, 이는, 재배선층(redistribution layer, on die RDL)의 방식을 통해 하층 클록 본딩 패드 및 하층 데이터 본딩 패드에 각각 연결되는 상층 클록 본딩 패드 및 상층 데이터 본딩 패드를 설계하고, 하층 클록 본딩 패드 및 하층 데이터 본딩 패드의 중앙 집중식 레이아웃 방식에 의해, 하층 데이터 본딩 패드에 연결되는 각 입력 버퍼 회로도 중앙 집중식 레이아웃이 되도록 하여, 클록 신호가 각 입력 버퍼 회로에 전송되는 클록 경로를 단축하고, 클록 신호의 클록 경로와 데이터 신호의 데이터 경로 사이의 차이값을 감소하여, tDQS2DQ 또는 tWCK2DQ를 단축하고, 타이밍 위반 문제를 추가로 개선한다. 이하 도면을 참조하여 본 실시예에서 제공되는 인터페이스 회로를 상세히 설명할 것이다.
도 2는 본 발명의 실시예에서 제공되는 전송 회로의 등가 회로 레이아웃 모식도이고; 도 3은 on die RDL의 단면 구조 모식도이며; 도 4는 본 실시예에서 제공되는 전송 회로의 일부 단면 구조 모식도이다.
도 2 내지 도 4를 참조하면, 본 실시예에서, 전송 회로는, 클록 신호를 전송하기 위한 상층 클록 본딩 패드(101); 데이터 신호를 전송하기 위한 M 개의 상층 데이터 본딩 패드(102); 상층 클록 본딩 패드(101)에 전기적으로 연결되고, 면적이 상층 클록 본딩 패드(101)의 면적보다 작은 하층 클록 본딩 패드(111); 및 M 개의 상층 데이터 본딩 패드(102)에 일대일로 대응되게 전기적으로 연결되고, 면적이 상층 데이터 본딩 패드(102)의 면적보다 작은 M 개의 하층 데이터 본딩 패드(112)를 포함하며; 상층 클록 본딩 패드(101)와 상층 데이터 본딩 패드(102)는 제1층에 위치하고, 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)는 제2층에 위치하며, 제1층과 제2층 사이에는 유전층(103)이 포함되고, 제1층, 유전층(103) 및 제2층은 모두 동일한 기판(100)에 위치하며, 상기 M은 2보다 크거나 같은 정수이다.
본 발명의 실시예는, M 개의 상층 데이터 본딩 패드(102) 및 상층 클록 본딩 패드(101)가 제1층에 위치하고, M 개의 하층 데이터 본딩 패드(112) 및 하층 클록 본딩 패드(111)가 제2층에 위치하며, 하층 클록 본딩 패드(111)의 면적이 상층 클록 본딩 패드(101)의 면적보다 작고, 하층 데이터 본딩 패드(112)의 면적이 상층 데이터 본딩 패드(102)의 면적보다 작은, 구조 성능이 우수한 전송 회로를 제공한다. 따라서, 상층 데이터 본딩 패드(102)와 상층 클록 본딩 패드(101)의 위치 관계에 비해, 하층 클록 본딩 패드(111)에 대한 하층 데이터 본딩 패드(112)의 거리가 더 짧으므로, 하층 데이터 본딩 패드(112)의 중앙 집중식 처리를 구현함으로써, 입력 버퍼 회로에 대한 중앙 집중식 처리를 구현할 수 있으며, 클록 신호가 각 입력 버퍼 회로에 전송되는 클록 경로를 단축하고, 클록 경로와 데이터 경로의 매칭성을 향상시킴으로써, tDQS2DQ 또는 tWCK2DQ 및 타이밍 위반을 감소시키는데 유리하며; 또한, 클록 경로가 감소되어, 인터페이스 회로의 전력 손실을 감소시킨다.
이하 도면을 참조하여 본 실시예에서 제공되는 전송 회로를 상세히 설명할 것이다.
본 실시예에서, 전송 회로는 LPDDR5와 같은 DRAM에 적용될 수 있다.
상층 클록 본딩 패드(101) 및 M 개의 상층 데이터 본딩 패드(102)는 제1행에 배치되고, M 개의 상층 데이터 본딩 패드(102)는 상층 클록 본딩 패드(101)의 양측에 배치되며, 각 측에는 M 개의 상층 데이터 본딩 패드(102)의 절반이 배치된다. 상층 데이터 본딩 패드(102)는 DQ 데이터 본딩 패드로서, DQ 신호를 전송하기 위한 것이고, 즉 데이터 신호는 입력 데이터 및 출력 데이터를 포함한다. M이 짝수일 경우, 예를 들어 M이 8이면, 축선(AA1)의 각 측에는 4개의 상층 데이터 본딩 패드(102)가 배치되고; M이 홀수일 경우, 예를 들어 M이 7이면, 축선(AA1)의 일측에는 3개의 상층 데이터 본딩 패드(102)가 배치되고, 타측에는 4개의 상층 데이터 본딩 패드(102)가 배치된다. 상술한 “절반”은, M이 짝수일 경우, M/2로 이해해야 하고, M이 홀수일 경우, (M-1)/2 또는 (M+1)/2로 이해해야 하며, 아래에서도 마찬가지이다.
도 2에서 8개의 상층 데이터 본딩 패드(102)를 예로 들어 설명하고, DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DA7로 각 상층 데이터 본딩 패드(102)를 표시한다. 이해할 수 있는 것은, 다른 실시예에서, 전송 회로의 실제 요구사항에 따라 상층 데이터 본딩 패드의 개수를 합리적으로 설정할 수 있다.
상층 클록 본딩 패드(101)는 CLK 신호를 전송하기 위한 것일 수 있고, 즉 클록 신호는 Dqs 또는 WCK 신호이며, Dqs 또는 WCK 신호는 기록 클록 신호 또는 판독 클록 신호를 의미한다. 상응하게, 상층 클록 본딩 패드(101)는 차동 입력 본딩 패드이고, 제1 상층 클록 본딩 패드(141) 및 제2 상층 클록 본딩 패드(151)를 포함하며, 제1 상층 클록 본딩 패드(141)와 제2 상층 클록 본딩 패드(151)는 각각 상보적인 클록 신호를 전송한다. 구체적으로, 도 2에서 Wckt로 제1 상층 클록 본딩 패드(141)를 표시하고, 제1 상층 클록 본딩 패드(141)는 Wckt클록 신호를 전송하기 위한 것이며; Wckc로 제2 상층 클록 본딩 패드(151)를 표시하고, 제2 상층 클록 본딩 패드(151)는 Wckc클록 신호를 전송하기 위한 것이다.
하층 클록 본딩 패드(111)의 개수는 상층 클록 본딩 패드(101)의 개수와 동일하고, 하층 데이터 본딩 패드(112)의 개수는 상층 데이터 본딩 패드(102)의 개수와 동일하다. 구체적으로, 하층 클록 본딩 패드(111)는, 제1 상층 클록 본딩 패드(141)에 전기적으로 연결되는 제1 하층 클록 본딩 패드(142); 및 제2 상층 클록 본딩 패드(151)에 전기적으로 연결되는 제2 하층 클록 본딩 패드(152)를 포함한다.
본 실시예에서, 하층 클록 본딩 패드(111) 및 M 개의 하층 데이터 본딩 패드(112)는 제2행에 배치되고, M 개의 하층 데이터 본딩 패드(112)는 하층 클록 본딩 패드(111)의 양측에 배치되며, 각 측에는 M 개의 하층 데이터 본딩 패드(112)의 절반이 배치된다.
설명해야 할 것은, “제1층”은 상층 클록 본딩 패드(101) 및 상층 데이터 본딩 패드(102)가 전송 회로 전체 구조의 첫 번째 층에 위치함을 의미하는 것이 아니라, 다만 상층 클록 본딩 패드(101)와 상층 데이터 본딩 패드(102)가 전송 회로의 동일한 층에 설치된 것을 설명하기 위한 것이다. 실제 전송 회로에서, 상층 클록 본딩 패드(101) 및 상층 데이터 본딩 패드(102)는 전송 회로 전체 구조의 임의의 층에 위치할 수 있다. 마찬가지로, “제2층”은 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)가 전송 회로 전체 구조의 두 번째 층에 위치함을 의미하는 것이 아니라, 다만 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)가 전송 회로의 동일한 층에 설치되고, 상층 클록 본딩 패드(101) 및 상층 데이터 본딩 패드(102)와 상이한 층에 위치하는 것을 설명하기 위한 것이다. 실제 전송 회로에서, 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)는 전송 회로 전체 구조의 임의의 층에 위치할 수 있고, 제1층과 제2층 사이에는 다른 기능층이 더 설치될 수 있다.
이해할 수 있는 것은, “제1행” 및 “제2행”도 상술한 유사한 표현 의미를 만족한다.
각각의 하층 데이터 본딩 패드(112)와 하층 클록 본딩 패드(111) 사이의 거리는 제1 거리이고, 대응되는 상층 데이터 본딩 패드(102)와 상층 클록 본딩 패드(101) 사이의 거리는 제2 거리이며; 하층 데이터 본딩 패드(112)의 면적이 상층 데이터 본딩 패드(102)의 면적보다 작고, 하층 클록 본딩 패드(111)의 면적이 상층 클록 본딩 패드(101)의 면적보다 작으므로, 제1 거리가 제2 거리보다 작도록 하며, 즉, 상층 데이터 본딩 패드(102)와 상층 클록 본딩 패드(101)에 비해, 하층 데이터 본딩 패드(112)는 하층 클록 본딩 패드(111)에 더 가깝다.
도 1에 도시된 방안에 비해, 본 실시예에 따른 전송 회로를 메모리에 적용할 경우, 하층 데이터 본딩 패드(112)에 입력 버퍼 회로를 대응되게 설치하고, 하층 클록 본딩 패드(111)에서 가장 멀리 떨어진 입력 버퍼 회로의 클록 경로가 감소되어, 클록 신호가 하층 클록 본딩 패드(111)에서 가장 멀리 떨어진 입력 버퍼 회로에 보다 빠르게 전송될 수 있으므로, 데이터 신호가 도달했지만 클록 신호가 도달하지 않음으로 인한 신호 지연 시간이 감소된다. 상응하게, 각각의 입력 버퍼 회로의 클록 경로가 모두 감소되므로, 모든 입력 버퍼 회로의 신호 지연 시간을 상응하게 감소할 수 있다. 다시 말해, 본 실시예는 tDQS2DQ 또는 tWCK2DQ를 감소할 수 있고, 타이밍 위반을 감소할 수 있으며, 클록 경로에서 소비되는 전력을 감소할 수 있다.
또한, 각각의 상층 클록 본딩 패드(101)와 입력 버퍼 회로 사이의 데이터 경로와, 각각의 상층 데이터 본딩 패드(102)와 입력 버퍼 회로 사이의 클록 경로 사이의 차이값에 비해, 대응되는 각각의 하층 클록 본딩 패드(111)와 입력 버퍼 회로 사이의 데이터 경로와, 각각의 하층 데이터 본딩 패드(112)와 입력 버퍼 회로 사이의 클록 경로 사이의 차이값이 감소되어, 본 실시예가 상이한 입력 버퍼 회로의 tDQS2DQ 또는 tWCK2DQ를 단축할 수 있도록 하여, 상이한 입력 버퍼 회로의 클록 경로와 데이터 경로의 매칭성을 향상시키므로, 데이터 신호를 전송하는 상이한 입력 버퍼 회로의 타이밍 특성을 개선시킨다.
본 실시예에서, 하층 데이터 본딩 패드(112)의 면적과 하층 클록 본딩 패드(111)의 면적은 동일하다. 다른 실시예에서, 하층 데이터 본딩 패드의 면적은 하층 클록 본딩 패드의 면적보다 크거나 작을 수도 있다.
전송 회로는, 하층 클록 본딩 패드(111)와 상층 클록 본딩 패드(101) 사이에 위치하는 제1 금속 연결 라인(104); 및 어느 한 하층 데이터 본딩 패드(112)와 하층 데이터 본딩 패드(112)에 대응되는 상층 데이터 본딩 패드(102) 사이에 위치하는 제2 금속 연결 라인(105)을 더 포함하고, 제1 금속 연결 라인(104)의 길이는 제2 금속 연결 라인(105)의 길이보다 작다.
제1 금속 연결 라인(104)의 길이가 제2 금속 연결 라인(105)의 길이보다 작으므로, 하층 클록 본딩 패드(111)의 중앙 레이아웃에 유리하다.
본 실시예에서, on die RDL(Re-Distribution Layer)의 방식, 즉 칩 상의 재배선층을 통해 하층 클록 본딩 패드(111)와 상층 클록 본딩 패드(101) 사이의 전기적 연결, 및 하층 데이터 본딩 패드(112)와 상층 데이터 본딩 패드(102) 사이의 전기적 연결을 구현한다.
도 3은 on die RDL의 단면 구조 모식도이며, 도 3에 도시된 바와 같이, 순차적으로 적층 설치된 제1 기능층(1101) 및 제2 기능층(1102); 제1 기능층(1101) 내에 위치하는 제1 본딩 패드(1103) 및 제2 본딩 패드(1104); 제2 기능층(1102)을 관통하고 제1 본딩 패드(1103)에 전기적으로 연결되는 제1 전도성 플러그(1113)와, 제2 기능층(1102)을 관통하고 제2 본딩 패드(1104)에 전기적으로 연결되는 제2 전도성 플러그(1114); 제2 기능층(1102) 표면에 위치하고 제1 전도성 플러그(1113)에 전기적으로 연결되는 제1 재배선층(1123)과, 제2 기능층(1102) 표면에 위치하고 제2 전도성 플러그(1114)에 전기적으로 연결되는 제2 재배선층(1124); 및 제2 기능층(1102) 표면에 위치하고 제1 재배선층(1123)에 전기적으로 연결되는 제1 재배선 본딩 패드(1133)와, 제2 기능층(1102) 표면에 위치하고 제2 재배선층(1124)에 전기적으로 연결되는 제2 재배선 본딩 패드(1134)를 포함한다. 제1 전도성 플러그(1113) 및 제1 재배선층(1123)의 위치 설정에 의해, 제1 재배선 본딩 패드(1133)와 제1 본딩 패드(1103)의 상대적 위치 및 크기 관계를 합리적으로 조정하고, 마찬가지로 제2 재배선 본딩 패드(1134)와 제2 본딩 패드(1104)의 상대적 위치 및 크기 관계를 조정함으로써, 제1 재배선 본딩 패드(1133)의 사이즈가 제1 본딩 패드(1103)의 사이즈보다 크도록 하고, 제2 재배선 본딩 패드(1134)의 사이즈가 제2 본딩 패드(1104)의 사이즈보다 크도록 하며, 제1 재배선 본딩 패드(1133)와 제2 재배선 본딩 패드(1134) 사이의 거리가 제1 본딩 패드(1103)와 제2 본딩 패드(1104) 사이의 거리보다 크도록 한다. 제1 재배선층(1123)은 제1 본딩 패드(1103)가 위치한 금속층보다 훨씬 두껍고, 예를 들어 제1 재배선층(1123)의 두께가 4μm이면, 제1 본딩 패드(1103)가 위치한 금속층의 두께는 400nm이다.
구체적으로 본 실시예에서, 제1 본딩 패드(1103) 및 제2 본딩 패드(1104)는 하층 데이터 본딩 패드 또는 하층 클록 본딩 패드일 수 있고, 제1 재배선 본딩 패드(1133) 및 제2 재배선 본딩 패드(1134)는 상층 데이터 본딩 패드 또는 상층 클록 본딩 패드일 수 있다. 도 4는 본 실시예에서 제공되는 전송 회로의 일부 단면 구조 모식도이다.
도 4를 참조하면, 일 예에서, 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)는 베이스층(100)에 위치하고, 베이스층(100) 위에는 유전층(103)이 적층 설치되며; 제1 금속 연결 라인(104)은 제1 전도성 홀(114)을 포함하고, 제1 전도성 홀(114)은 유전층(103)을 관통하고 하층 클록 본딩 패드(111) 및 상층 클록 본딩 패드(101)와 접촉한다. 제2 금속 연결 라인(105)은, 유전층(103)을 관통하고 하층 데이터 본딩 패드(112)와 접촉하는 제2 전도성 홀(115); 제1층에서 멀리 떨어진 유전층(103)의 일측에 위치하고, 제2 전도성 홀(115) 및 상층 데이터 본딩 패드(102)와 접촉하는 제2 금속층(125)을 포함한다.
제1 금속 연결 라인(104)은 제1 금속층을 더 포함할 수 있고, 제1 금속층은 베이스층(100)에서 멀리 떨어진 유전층(103)의 표면에 위치하며, 제1 전도성 홀(114) 및 상층 클록 본딩 패드(101)와 접촉한다.
여기서, 제1 전도성 홀(114)의 길이는 제2 전도성 홀(115)의 길이와 동일하고, 제1 금속층의 길이는 제2 금속층(125)의 길이보다 작다. 여기서, 제1 전도성 홀(114)의 단면 형상은 선형일 수 있고, 제2 전도성 홀(115)의 단면 형상은 선형일 수 있으며, 제1 전도성 홀(114) 및 제2 전도성 홀(115)의 길이는 모두 유전층(103)의 두께와 동일하다.
다른 예에서, 제1 금속 연결 라인(104)은 제1 전도성 플러그를 포함할 수 있고, 제1 전도성 플러그는 유전층(103)을 관통하고 하층 클록 본딩 패드(111) 및 상층 클록 본딩 패드(101)와 접촉하며; 제2 금속 연결 라인(105)은 제2 전도성 플러그를 포함하고, 제2 전도성 플러그는 유전층(103)을 관통하고 하층 데이터 본딩 패드(112) 및 상층 데이터 본딩 패드(102)와 접촉하며, 제1 전도성 플러그의 길이는 제2 전도성 플러그의 길이보다 작다.
구체적으로, 제1 전도성 플러그의 단면 형상은 선형 구조일 수 있고, 제2 전도성 플러그의 단면 형상은 지그재그 구조일 수 있으며, 제1 전도성 플러그의 길이는 유전층의 두께와 동일할 수 있고, 제2 전도성 플러그의 길이는 유전층의 두께보다 클 수 있다.
본 실시예에서, 도 2를 참조하면, 전송 회로는 복수의 하층 테스트 본딩 패드(106)를 더 포함할 수 있고, 복수의 하층 테스트 본딩 패드(106)는 동일한 면적을 가지며, 하층 테스트 본딩 패드(106)의 면적은 하층 데이터 본딩 패드(112)의 면적보다 크다. 구체적으로, 하층 테스트 본딩 패드(106), 하층 데이터 본딩 패드(112) 및 하층 클록 본딩 패드(111)는 동일한 층에 설치되고, 프로브 테스트를 위한 테스트 본딩 패드로 사용될 수 있으며, 테스트 과정에서 검출 프로브는 하층 테스트 본딩 패드(106)와 접촉해야 하고, 테스트 난이도를 줄이기 위해, 하층 테스트 본딩 패드(106)는 상대적으로 큰 면적을 구비해야 한다. 예를 들어, 하층 테스트 본딩 패드(106)의 면적은 60μm*60μm이고, 하층 데이터 본딩 패드(112)의 면적은 40μm*40μm이다.
본 실시예에서 제공되는 전송 회로는, on die RDL의 방식을 통해, 상층 클록 본딩 패드에 전기적으로 연결되는 하층 클록 본딩 패드를 레이아웃하고, 상층 데이터 본딩 패드에 전기적으로 연결되는 하층 데이터 본딩 패드를 레이아웃하며, 하층 클록 본딩 패드의 면적은 상층 클록 본딩 패드의 면적보다 작고, 하층 데이터 본딩 패드의 면적은 상층 데이터 본딩 패드의 면적보다 작으므로; 하층 데이터 본딩 패드에 대응되는 입력 버퍼 회로를 설치한 후, 클록 신호가 각 입력 버퍼 회로에 전송되는데 필요한 클록 경로 길이를 단축하는데 유리하고, 클록 경로와 데이터 경로의 매칭성을 향상시키므로, tDQS2DQ 또는 tWCK2DQ 및 타이밍 위반을 감소한다. 각 입력 버퍼 회로에 대응되는 클록 경로 길이의 차이가 비교적 작으므로, 각 입력 버퍼 회로의 클록 경로와 데이터 경로의 높은 매칭성 요구사항을 동시에 만족할 수 있다.
상응하게, 본 발명의 실시예는 상술한 실시예에 따른 전송 회로 및 M 개의 입력 버퍼 회로를 포함하는 인터페이스 회로를 더 제공한다. 이하 도면을 참조하여 본 실시예에서 제공되는 인터페이스 회로를 상세히 설명할 것이다.
도 5는 본 발명의 실시예에서 제공되는 인터페이스 회로의 구조 모식도이다.
도 5를 참조하면, 본 실시예에서, 인터페이스 회로는, 클록 신호를 전송하기 위한 상층 클록 본딩 패드(101); 데이터 신호를 전송하기 위한 M 개의 상층 데이터 본딩 패드(102); 상층 클록 본딩 패드(101)에 전기적으로 연결되고, 면적이 상층 클록 본딩 패드(101)의 면적보다 작은 하층 클록 본딩 패드(111); 및 M 개의 상층 데이터 본딩 패드(102)에 일대일로 대응되게 전기적으로 연결되고, 면적이 상층 데이터 본딩 패드(102)의 면적보다 작은 M 개의 하층 데이터 본딩 패드(112)를 포함하며; 상층 클록 본딩 패드(101)와 상층 데이터 본딩 패드(102)는 제1층에 위치하고, 하층 클록 본딩 패드(111) 및 하층 데이터 본딩 패드(112)는 제2층에 위치하며, 제1층과 제2층 사이에는 유전층(103)이 포함되고, 제1층, 유전층(103) 및 제2층은 모두 동일한 기판에 위치하며, 상기 M은 2보다 크거나 같은 정수이며; 인터페이스 회로는 하층 데이터 본딩 패드(112)에 일대일로 대응되는M 개의 입력 버퍼 회로(201)를 더 포함하고, 각각의 입력 버퍼 회로(201)는 클록 신호의 구동 하에, 입력 버퍼 회로(201)에 대응되는 하층 데이터 본딩 패드(112)에 의해 전송된 데이터 신호를 수신하며; 여기서, 하층 클록 본딩 패드(111)와 하층 데이터 본딩 패드(112)는 첫 번째 줄에 배치되고, M 개의 하층 데이터 본딩 패드(112)는 하층 클록 본딩 패드(111)의 양측에 배치되며, 각 측에는 M 개의 하층 데이터 본딩 패드(112)의 절반이 배치되고, M 개의 입력 버퍼 회로(201)는 두 번째 줄에 배치되어, 하층 데이터 본딩 패드(112)를 기준으로, 첫 번째 줄에 수직되는 축선(AA1)을 형성하며, M 개의 입력 버퍼 회로(201)는 축선(AA1)의 양측에 배치되고, 각 측에는 M 개의 입력 버퍼 회로(201)의 절반이 배치되며, 각각의 입력 버퍼 회로(201)와 축선 사이의 거리는 입력 버퍼 회로(201)에 대응되는 하층 데이터 본딩 패드(112)와 축선(AA1) 사이의 거리보다 작다.
이하 도면을 참조하여 본 실시예에서 제공되는 인터페이스 회로를 상세히 설명할 것이다.
하층 클록 본딩 패드(111)는 차동 입력 본딩 패드이고, 제1 하층 클록 본딩 패드(142) 및 제2 하층 클록 본딩 패드(152)를 포함하며, 제1 하층 클록 본딩 패드(142)와 제2 하층 클록 본딩 패드(152)는 각각 상보적인 클록 신호를 전송한다. 제1 하층 클록 본딩 패드(142)와 제2 하층 클록 본딩 패드(152)는 축선(AA1)에 대해 대칭되게 배치된다.
본 실시예에서, 제1 하층 클록 본딩 패드(142)와 제2 하층 클록 본딩 패드(152)는 축선(AA1)에 대해 대칭되게 배치된다. 제1 하층 클록 본딩 패드(142)와 축선(AA1) 일측에 위치한 입력 버퍼 회로(201)의 클록 경로는 제1 클록 경로이고, 제2 하층 클록 본딩 패드(152)와 축선(AA1) 타측에 위치한 입력 버퍼 회로(201)의 클록 경로는 제2 클록 경로이며, 이렇게 설치함으로써, 제1 클록 경로와 제2 클록 경로 사이의 갭을 감소하는데 유리함으로써, 제1 클록 경로와 제2 클록 경로 사이의 갭이 큼으로 인해, tDQS2DQ 또는 tWCK2DQ에 대해 좋지 않은 영향을 미치는 것을 줄이거나 방지한다.
설명해야 할 것은, 다른 실시예에서, 제1 하층 클록 본딩 패드와 제2 하층 클록 본딩 패드는 축선의 동일한 측에 위치할 수도 있다.
또한, “첫 번째 줄” 및 “두 번째 줄”은 전송 회로의 전체 본딩 패드의 첫 번째 줄 및 두 번째 줄에 위치함을 특별히 의미하는 것이 아니라, 첫 번째 줄에 위치한 본딩 패드와 두 번째 줄에 위치한 본딩 패드가 상이한 줄에 있음을 설명하기 위한 것이다.
인터페이스 회로는, 하층 클록 본딩 패드(111) 및 복수의 입력 버퍼 회로(201) 모두에 전기적으로 연결되어, 클록 신호를 수신하고, 클록 신호를 처리한 후 M 개의 입력 버퍼 회로(201)의 구동 클록으로 사용하기 위한 클록 처리 회로(202)를 더 포함한다. 클록 처리 회로(202)는 클록 수신 회로 및 위상 생성 회로를 포함하며, 클록 수신 회로는 하층 클록 본딩 패드(111)에 전기적으로 연결되어, 상기 클록 신호를 수신하기 위한 것이고, 클록 수신 회로의 출력은 위상 생성 회로의 입력으로 사용되며, 위상 생성 회로는 구동 클록을 생성하기 위한 것이다.
클록 처리 회로(202)는 축선(AA1)과 중첩되고, 즉 클록 처리 회로(202)는 축선(AA1)의 위치에 위치한다. 이로써, 구동 클록이 축선(AA1) 양측에 위치한 입력 버퍼 회로(201)에 전송되는데 필요한 클록 경로의 차이를 감소하는데 도움을 준다. 상기 클록 처리 회로(202)가 축선(AA1)의 위치에 위치한다는 것은, 클록 처리 회로(202)가 축선(AA1)에 대해 완전히 대칭된다는 것이 아니고, 실제 회로 설계 및 제조 상황을 고려할 때, 클록 처리 회로가 대략 AA1의 위치에 위치하고, 중심선이 AA1에서 10% 또는 20%와 같은 소정 값만큼 벗어나는 것을 허락하는 것이다.
각각의 입력 버퍼 회로(201)는 대응되는 하층 데이터 본딩 패드(112) 바로 아래에 위치한다. 입력 버퍼 회로(201)의 경우, 클록 신호의 구동 하에 데이터 신호를 수신하고, 계속하여 데이터 신호를 전송한다. 다시 말해, 상층 데이터 본딩 패드(102)의 데이터 신호가 입력 버퍼 회로(201)에 전송될 경우, 클록 신호도 입력 버퍼 회로(201)에 전송되었을 경우에만, 입력 버퍼 회로(201)는 상기 데이터 신호를 수신하고 데이터 신호를 전송하며; 데이터 신호가 입력 버퍼 회로(201)에 전송되고 클록 신호가 아직 도달하지 않을 경우, 입력 버퍼 회로(201)는 상기 데이터 신호를 전송하지 않는다.
본 실시예에서, 하층 데이터 본딩 패드(112)가 상층 데이터 본딩 패드(102)에 비해, 중앙 집중식 레이아웃이 되므로, 각각의 입력 버퍼 회로(201)와 축선(AA1) 사이의 거리가 입력 버퍼 회로(201)에 대응되는 상층 데이터 본딩 패드(102)와 축선(AA1) 사이의 거리보다 작도록 하고, 즉 상층 데이터 본딩 패드(102)에 비해, 각 입력 버퍼 회로(201)가 축선(AA1)에 더 가깝도록 한다. 구체적으로, 축선(AA1)을 기준으로, M 개의 입력 버퍼 회로(201)의 레이아웃 밀도가 M 개의 상층 데이터 본딩 패드(102)의 레이아웃 밀도보다 크고; 각각의 상층 데이터 본딩 패드(102) 및 이에 대응되는 입력 버퍼 회로(201)의 경우, 상층 데이터 본딩 패드(102)와 축선(AA1) 사이의 거리는 입력 버퍼 회로(201)와 축선(AA1) 사이의 거리보다 크다. 또한, 상층 데이터 본딩 패드(102)와 축선(AA1) 사이의 거리가 가까울수록, 상기 상층 데이터 본딩 패드(102)에 대응되는 입력 버퍼 회로(201)와 축선(AA1) 사이의 거리가 더 가깝다.
구체적으로, 각각의 입력 버퍼 회로(201)와 상기 입력 버퍼 회로(201)에 대응되는 상층 데이터 본딩 패드(102) 사이의 입력 데이터 경로 길이는 제1 길이이고, 각각의 입력 버퍼 회로(201)와 상층 클록 본딩 패드(101) 사이의 클록 경로 길이는 제2 길이이며, 제1 길이는 제2 길이와 양의 상관 관계이다. 즉, 모든 입력 버퍼 회로(201)에 있어서, 제1 길이가 클수록 대응되는 제2 길이가 더 크고, 제1 길이가 작을수록 대응되는 제2 길이가 더 작다. 다시 말해, 축선(AA1)에서 더 멀리 떨어진 상층 데이터 본딩 패드(102)에 대응되는 입력 버퍼 회로(201)는 축선(AA1)에서 더 멀리 떨어져있고; 축선(AA1)에 더 가까운 상층 데이터 본딩 패드(102)에 대응되는 입력 버퍼 회로(201)는 축선(AA1)에 더 가깝다.
도 1에 도시된 각각의 입력 버퍼 회로와 축선 사이의 거리가 대응되는 데이터 본딩 패드와 축선 사이의 거리와 같은 방안에 비해, 본 실시예에서, 축선(AA1)의 동일한 측의 각각의 상층 데이터 본딩 패드(102) 및 입력 버퍼 회로(201)의 경우, 상층 클록 본딩 패드(101)에서 가장 멀리 떨어진 입력 버퍼 회로(201)의 클록 경로가 감소되어, 클록 신호가 상층 클록 본딩 패드(101)에서 가장 멀리 떨어진 입력 버퍼 회로(201)에 보다 빠르게 전송될 수 있으므로, 데이터 신호가 도달했지만 클록 신호가 도달하지 않음으로 인한 신호 지연 시간이 감소된다. 상응하게, 각각의 입력 버퍼 회로(201)의 클록 경로가 모두 감소되므로, 모든 입력 버퍼 회로(201)의 신호 지연 시간을 상응하게 감소시킬 수 있다. 다시 말해, 본 실시예는 tDQS2DQ 또는 tWCK2DQ를 감소할 수 있고, 타이밍 위반을 감소할 수 있으며, 클록 경로에서 소비되는 전력을 감소할 수 있다.
또한, 각각의 상층 데이터 본딩 패드(102)와 입력 버퍼 회로(201) 사이의 데이터 경로와, 각각의 상층 클록 본딩 패드(101)와 입력 버퍼 회로(201) 사이의 클록 경로 사이의 차이값이 감소되어, 본 실시예가 상이한 입력 버퍼 회로(201)의 tDQS2DQ 또는 tWCK2DQ를 단축하도록 할 수 있어, 상이한 입력 버퍼 회로(201)의 클록 경로와 데이터 경로의 매칭성을 향상시키므로, 데이터 신호를 전송하는 상이한 입력 버퍼 회로(201)의 타이밍 특성을 개선시킨다.
예를 들면, 도 5에서 DQ0으로 표시된 상층 데이터 본딩 패드(102)의 데이터 신호는 제1 길이 전송 경로를 통해 대응되는 입력 버퍼 회로(201)에 전송되고, 도 5에서 2010으로 이에 대응되는 입력 버퍼 회로를 표시하며, 클록 신호는 제2 길이 전송 경로를 통해 대응되는 입력 버퍼 회로(201)에 전송되며; DQ0의 경우, 제1 길이는 점 a0에서 점 b0까지의 길이를 의미하고, 제2 길이는 점 c0에서 점 d0까지의 길이를 의미하며, 점 a0은 전송 라인과 상층 데이터 본딩 패드(102)의 연결점으로 이해할 수 있고, 점 b0은 전송 라인과 하층 데이터 본딩 패드(112)의 연결점으로 이해할 수 있으며, 점 c0은 전송 라인과 클록 처리 회로(202)의 연결점으로 이해할 수 있고, d0은 전송 라인과 하층 데이터 본딩 패드(112)의 연결점으로 이해할 수 있으며, d0과 b0은 동일한 연결점일 수 있다. 데이터 신호가 입력 버퍼 회로(201)에 전송될 경우, 클록 신호는 t1시간 이후에 입력 버퍼 회로(201)에 전송되므로, 입력 버퍼 회로(201)가 데이터 신호를 수신한 후 t1시간 대기하는 동안 데이터 신호를 전송할 수 있도록 보장하며; 입력 버퍼 회로(201)가 데이터 신호 DQ0을 전송하는 속도가 높아짐에 따라, DQ0이 하이 레벨 “1” 또는 로우 레벨 “0”을 유지하는 시간이 짧아지므로, 대기 시간 t1이 더 작도록 요구함으로써, 제1 길이(데이터 경로에 대응됨)와 제2 길이(클록 경로에 대응됨)가 최대한 매칭되도록 요구한다.
도 5에서 DQ3으로 표시된 상층 데이터 본딩 패드(102)의 데이터 신호는 제1 길이 전송 경로를 통해 대응되는 입력 버퍼 회로(201)에 전송되고, 도 5에서 2013으로 이에 대응되는 입력 버퍼 회로를 표시하며, 클록 신호는 제2 길이 전송 경로를 통해 대응되는 입력 버퍼 회로(201)에 전송되며; DQ3의 경우, 제1 길이는 점 a3에서 점 b3까지의 길이를 의미하고, 제2 길이는 점 c0에서 점 d3까지의 길이를 의미하며, b3과 d3은 동일한 점일 수 있다. 데이터 신호가 입력 버퍼 회로(201)에 전송될 경우, 클록 신호는 t2시간 이후에 입력 버퍼 회로(201)에 전송되므로, 입력 버퍼 회로(201)가 데이터 신호를 수신한 후 t2시간 대기하는 동안 데이터 신호를 전송할 수 있도록 보장한다. DQ0 및 DQ3으로 표시된 상층 데이터 본딩 패드(102)의 경우, DQ0에 대응되는 입력 버퍼 회로(201)의 제1 길이와 제2 길이가 매칭되고, DQ3에 대응되는 입력 버퍼 회로(201)의 제1 길이와 제2 길이도 매칭되므로, t1과 t2는 동일하거나 거의 동일하다. 따라서, 본 실시예에서 상이한 입력 버퍼 회로(201)가 데이터 신호를 전송하는 시간의 일치성, 즉 더 나은 타이밍 특성을 향상시킬 수 있다.
또한, 각각의 입력 버퍼 회로(201)와 상기 입력 버퍼 회로(201)에 대응되는 하층 데이터 본딩 패드(112) 사이의 입력 데이터 경로는 제3 길이이고, 각각의 입력 버퍼 회로(201)와 상기 입력 버퍼 회로(201)에 대응되는 하층 클록 본딩 패드(111) 사이의 클록 경로 길이는 제4 길이이며, 제3 길이는 제4 길이와 양의 상관 관계이다.
또한, 인터페이스 회로는, 제1층에 위치하고, 마크 신호를 전송하기 위한 상층 마크 본딩 패드(203); 상층 마크 본딩 패드(203)에 전기적으로 연결되고, 제2층에 위치하며, 면적이 상층 마크 본딩 패드(203)의 면적보다 작은 하층 마크 본딩 패드(213); 및 상층 마크 본딩 패드(203)에 대응되고, 클록 신호의 구동 하에, 상층 마크 본딩 패드(203)에 의해 전송된 마크 신호를 수신하기 위한 마크 버퍼 회로(223)를 더 포함할 수 있다.
마크 신호는 일반적으로 data mask inverter로 지칭되고, 각각의 데이터 신호가 반전되었는지 여부를 나타내는데 사용되며, 상층 마크 본딩 패드(203)는 일반적으로 DMI(data mask inverter) 본딩 패드, DM 본딩 패드 또는 DBI 본딩 패드로 지칭되고, 도 5에서 DMI으로 상층 마크 본딩 패드(203)를 표시한다.
본 실시예에서, 하층 마크 본딩 패드(213)는 첫 번째 줄에 배치되고, 하층 데이터 본딩 패드(112)와 하층 클록 본딩 패드(111) 사이에 위치하며; 마크 버퍼 회로(223)는 두 번째 줄에 배치되고, 하층 마크 본딩 패드(213)와 축선(AA1)의 동일한 측에 위치하며, 입력 버퍼 회로(201)와 축선(AA1) 사이에 위치하고; 마크 버퍼 회로(223)와 축선(AA1) 사이의 거리는 마크 버퍼 회로(223)에 대응되는 하층 마크 본딩 패드(213)와 축선(AA1) 사이의 거리보다 작다.
인터페이스 회로는 하층 데이터 본딩 패드(112)에 일대일로 대응되는 M 개의 출력 버퍼 회로를 더 포함할 수 있고, 각각의 출력 버퍼 회로는 클록 신호의 구동 하에, 데이터 신호를 대응되는 하층 데이터 본딩 패드(112)에 송신한다. 출력 버퍼 회로는 하층 데이터 본딩 패드(112)에 전기적으로 연결될 뿐만 아니라, 하층 클록 본딩 패드(111)에도 전기적으로 연결된다.
구체적으로, 출력 버퍼 회로는 클록 수신 회로 및 위상 생성 회로를 거쳐 하층 클록 본딩 패드(111)에 전기적으로 연결된다.
본 실시예에서, 각각의 출력 버퍼 회로와 출력 버퍼 회로에 대응되는 하층 데이터 본딩 패드(112) 사이의 출력 데이터 경로 길이는 동일하다. 구체적으로, 각각의 출력 버퍼 회로는 대응되는 하층 데이터 본딩 패드(112)의 바로 아래에 위치하고, 즉, 각각의 출력 버퍼 회로와 축선(AA1) 사이의 거리와, 대응되는 하층 데이터 본딩 패드와 축선(AA1) 사이의 거리는 동일하다. 마찬가지로, 실제 회로 설계 및 제조 실제 상황을 고려할 때, 상기 길이가 동일하거나 거리가 동일한 것은 거의 동일하거나 거의 동일한 것일 수도 있고, 소정 오차를 허용하며, 후술되는 유사한 설명에 대해서는 반복 설명하지 않는다.
본 실시예에서, 출력 버퍼 회로는 입력 버퍼 회로(201)와 함께 하나의 기능 모듈에 집적될 수 있다.
인터페이스 회로는, 접지 또는 고정 전원에 연결하기 위한 복수의 전원 본딩 패드 및 접지 본딩 패드를 더 포함할 수 있다. 여기서 복수의 전원 본딩 패드 및 접지 본딩 패드는 상층 데이터 본딩 패드(102)와 동일한 줄에 위치한다.
인터페이스 회로는, 제1층에 위치하는 제1 상층 기능 본딩 패드(301) 및 제2 상층 기능 본딩 패드(302), 및 제2층에 위치하는 제1 하층 기능 본딩 패드(311) 및 제2 하층 기능 본딩 패드(312)를 더 포함할 수 있으며, 제1 상층 기능 본딩 패드(301) 및 제2 상층 기능 본딩 패드(302)는 상층 데이터 본딩 패드(102)와 상층 클록 본딩 패드(101) 사이에 위치하고, 제1 상층 기능 본딩 패드(301)는 Rqst 신호를 전송하고, 제2 상층 기능 본딩 패드(302)는 Rqsc 신호를 전송하며; 제1 하층 기능 본딩 패드(311)는 제1 상층 기능 본딩 패드(301)에 전기적으로 연결되고, 제2 하층 기능 본딩 패드(312)는 제2 상층 기능 본딩 패드(302)에 전기적으로 연결되며, 제1 하층 기능 본딩 패드(311)의 면적은 제1 상층 기능 본딩 패드(301)의 면적보다 작고, 제2 하층 기능 본딩 패드(312)의 면적은 제2 상층 기능 본딩 패드(302)의 면적보다 작다. 도 5에서 Rqst로 제1 상층 기능 본딩 패드(301)를 표시하고, Rqsc로 제2 상층 기능 본딩 패드(302)를 표시한다.
인터페이스 회로는, 클록 신호의 구동 하에, 제1 하층 기능 본딩 패드(311)에 의해 전송된 마크 신호를 수신하기 위한 제1 기능 버퍼 회로(321); 클록 신호의 구동 하에, 제2 하층 기능 본딩 패드(312)에 의해 전송된 Rqsc 신호를 수신하기 위한 제2 기능 버퍼 회로(322)를 더 포함할 수 있다.
입력 버퍼 회로는 멀티플렉서(mux) 및 래치(latch)를 포함하며, 멀티플렉서는 데이터 신호를 수신하고, 데이터 신호를 처리한 후 래치에 출력하며, 래치의 출력은 입력 버퍼 회로의 출력으로 사용된다.
인터페이스 회로는, M 개의 직렬-병렬 변환 회로(Sequential to Parallel, S2P)를 더 포함할 수 있으며, M 개의 직렬-병렬 변환 회로는 M 개의 입력 버퍼 회로(201)에 일대일로 대응되고, 각각의 입력 버퍼 회로(201)의 출력은 대응되는 직렬-병렬 변환 회로의 입력으로 사용된다. M 개의 직렬-병렬 변환 회로는 M 개의 하층 데이터 본딩 패드(112)에 일대일로 대응되고, 각각의 직렬-병렬 변환 회로와 상기 직렬-병렬 변환 회로에 대응되는 하층 데이터 본딩 패드(112) 사이의 거리는 동일하다. 각각의 직렬-병렬 변환 회로가 대응되는 하층 데이터 본딩 패드(112)의 바로 아래에 레이아웃되는 것으로 간주할 수 있다.
인터페이스 회로는 M 개의 선입선출 회로, M 개의 병렬-직렬 변환 회로, 및 M 개의 구동 회로를 더 포함할 수 있으며, M 개의 선입선출 회로(Output FIFO, Output First Input First Output)는 M 개의 직렬-병렬 변환 회로에 일대일로 대응되고; M 개의 병렬-직렬 변환 회로(P2S, Parallel to Sequential)는 M 개의 선입선출 회로에 일대일로 대응되며, 각각의 선입선출 회로의 출력은 선입선출 회로에 대응되는 병렬-직렬 변환 회로의 입력으로 사용되고; M 개의 구동 회로는 M 개의 병렬-직렬 변환 회로에 일대일로 대응되며, 각각의 병렬-직렬 변환 회로의 출력은 병렬-직렬 변환 회로에 대응되는 구동 회로의 입력으로 사용되고; M 개의 구동 회로는 또한 M 개의 하층 데이터 본딩 패드(112)에 일대일로 대응된다.
도 6은 본 실시예에서 제공되는 인터페이스 회로의 레이아웃 모식도이고, 도 7은 본 실시예에서 제공되는 인터페이스 회로의 다른 레이아웃 모식도이다. 도 6 및 도 7에서, DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7로 하층 데이터 본딩 패드를 표시하고, RDL_DQ0, RDL_DQ1, RDL_DQ2, RDL_DQ3, RDL_DQ4, RDL_DQ5, RDL_DQ6, RDL_DQ7로 대응되는 상층 데이터 본딩 패드를 표시하며, Dqs로 하층 클록 본딩 패드를 표시하고, RDL_Dqs로 대응되는 상층 클록 본딩 패드를 표시한다.
도 6에 도시된 바와 같이, 일 예에서, 상층 데이터 본딩 패드 및 상층 클록 본딩 패드는 모두 동일한 줄에 설치되고, 하층 데이터 본딩 패드 및 하층 클록 본딩 패드는 모두 동일한 줄에 설치된다. 도 7에 도시된 바와 같이, 다른 예에서, 상층 데이터 본딩 패드 및 상층 클록 본딩 패드 중 일부는 동일한 행에 설치되고, 나머지 일부는 동일한 열에 설치되며, 하층 데이터 본딩 패드 및 하층 클록 본딩 패드는 두 줄에 레이아웃되며, 이해할 수 있는 것은, 하층 데이터 본딩 패드 및 하층 클록 본딩 패드는 동일한 줄에 레이아웃될 수도 있고, 또는, 상층 클록 본딩 패드 및 상층 데이터 본딩 패드는 하층 클록 본딩 패드 및 하층 데이터 본딩 패드를 중심으로 설치된 3개의 변 또는 4개의 변에 레이아웃될 수 있으며, 이해할 수 있는 것은, 도 7은 상층 클록 본딩 패드 및 상층 데이터 본딩 패드가 하층 클록 본딩 패드 및 하층 데이터 본딩 패드를 중심으로 설치된 2개의 변에 레이아웃된 경우를 도시한다.
본 실시예에서 제공되는 인터페이스 회로에서, on die RDL의 방식을 사용하여, 상층 클록 본딩 패드에 전기적으로 연결되는 하층 클록 본딩 패드를 레이아웃하고, 상층 데이터 본딩 패드에 전기적으로 연결되는 하층 데이터 본딩 패드를 레이아웃하며, 하층 클록 본딩 패드의 면적이 상층 클록 본딩 패드의 면적보다 작고, 하층 데이터 본딩 패드의 면적이 상층 데이터 본딩 패드의 면적보다 작음으로써, 각 입력 버퍼 회로의 중앙 집중식 레이아웃을 구현하고, 클록 신호가 각 입력 버퍼 회로에 전송되는데 필요한 클록 경로 길이를 단축하며, 클록 경로와 데이터 경로의 매칭성을 향상시키므로, tDQS2DQ 또는 tWCK2DQ 및 타이밍 위반을 감소한다. 각 입력 버퍼 회로에 대응되는 클록 경로 길이의 차이가 작으므로, 각 입력 버퍼 회로의 클록 경로와 데이터 경로의 높은 매칭성 요구 사항을 동시에 만족할 수 있다.
또한, 클록 경로 길이가 단축됨에 따라 클록 신호를 전송하는 전도성 라인의 길이가 상응되게 단축되므로, 데이터 전송 회로의 전력 손실을 어느 정도 감소할 수 있다.
상응하게, 본 발명의 실시예는 상술한 인터페이스 회로를 포함하는 메모리를 더 제공한다.
메모리는 DRAM, SRAM, MRAM, FeRAM, PCRAM, NAND, NOR 등 메모리일 수 있다. 예를 들어, 메모리는 LPDDR4 메모리 또는 LPDDR5 메모리일 수 있다.
당업자라면, 상술한 각 실시형태가 본 발명을 구현하기 위한 구체적인 실시예이며, 실제 응용에 있어서, 본 발명의 사상 및 범위를 벗어나지 않는 전제 하에서, 형태 및 세부 사항에 있어서 다양한 변경이 이루어질 수 있음을 이해할 수 있다. 임의의 당업자라면 본 발명의 사상 및 범위를 벗어나지 않는 전제 하에서 각각의 변경 및 수정이 가능하므로, 본 발명의 보호 범위는 특허청구범위에 의해 정의된 범위에 따라야 한다.

Claims (20)

  1. 전송 회로로서,
    클록 신호를 전송하기 위한 상층 클록 본딩 패드;
    데이터 신호를 전송하기 위한 M 개의 상층 데이터 본딩 패드;
    상기 상층 클록 본딩 패드에 전기적으로 연결되고, 면적이 상기 상층 클록 본딩 패드의 면적보다 작은 하층 클록 본딩 패드; 및
    상기 M 개의 상층 데이터 본딩 패드에 일대일로 대응되게 전기적으로 연결되고, 면적이 상기 상층 데이터 본딩 패드의 면적보다 작은 M 개의 하층 데이터 본딩 패드를 포함하며;
    상기 상층 클록 본딩 패드와 상기 상층 데이터 본딩 패드는 제1층에 위치하고, 상기 하층 클록 본딩 패드와 상기 하층 데이터 본딩 패드는 제2층에 위치하며, 상기 제1층과 상기 제2층 사이에는 유전층이 포함되고, 상기 제1층, 상기 유전층, 상기 제2층은 모두 동일한 기판에 위치하며, 상기 M은 2보다 크거나 같은 정수인, 전송 회로.
  2. 제1항에 있어서,
    상기 전송 회로는, 상기 하층 클록 본딩 패드와 상기 상층 클록 본딩 패드 사이에 위치하는 제1 금속 연결 라인;
    어느 한 상기 하층 데이터 본딩 패드와 상기 하층 데이터 본딩 패드에 대응되는 상기 상층 데이터 본딩 패드 사이에 위치하는 제2 금속 연결 라인을 더 포함하고,
    상기 제1 금속 연결 라인의 길이는 상기 제2 금속 연결 라인의 길이보다 작은, 전송 회로.
  3. 제2항에 있어서,
    상기 제1 금속 연결 라인은,
    상기 유전층을 관통하고 상기 하층 클록 본딩 패드와 접촉하는 제1 전도성 홀; 및
    상기 제1층에서 멀리 떨어진 상기 유전층의 일측에 위치하고, 상기 제1 전도성 홀 및 상기 상층 클록 본딩 패드와 접촉하는 제1 금속층을 포함하고;
    상기 제2 금속 연결 라인은,
    상기 유전층을 관통하고 상기 하층 데이터 본딩 패드와 접촉하는 제2 전도성 홀; 및
    상기 제1층에서 멀리 떨어진 상기 유전층의 일측에 위치하고, 상기 제2 전도성 홀 및 상기 상층 데이터 본딩 패드와 접촉하는 제2 금속층을 포함하며;
    상기 제1 전도성 홀의 길이는 상기 제2 전도성 홀의 길이와 동일하고, 상기 제1 금속층의 길이는 상기 제2 금속층의 길이보다 작은, 전송 회로.
  4. 제2항에 있어서,
    상기 제1 금속 연결 라인은, 상기 유전층을 관통하고 상기 하층 클록 본딩 패드 및 상기 상층 클록 본딩 패드와 접촉하는 제1 전도성 플러그를 포함하고;
    상기 제2 금속 연결 라인은, 상기 유전층을 관통하고 상기 하층 데이터 본딩 패드 및 상기 상층 데이터 본딩 패드와 접촉하는 제2 전도성 플러그를 포함하며,
    상기 제1 전도성 플러그의 길이는 상기 제2 전도성 플러그의 길이보다 작은, 전송 회로.
  5. 제1항에 있어서,
    상기 하층 클록 본딩 패드와 상기 하층 데이터 본딩 패드의 면적이 동일한, 전송 회로.
  6. 제1항에 있어서,
    상기 전송 회로는 복수의 하층 테스트 본딩 패드를 더 포함하며, 상기 복수의 하층 테스트 본딩 패드는 동일한 면적을 갖고, 상기 하층 테스트 본딩 패드의 면적은 상기 하층 데이터 본딩 패드의 면적보다 큰, 전송 회로.
  7. 제1항에 있어서,
    상기 상층 클록 본딩 패드 및 상기 M 개의 상층 데이터 본딩 패드는 제1행에 배치되고, 상기 M 개의 상층 데이터 본딩 패드는 상기 상층 클록 본딩 패드의 양측에 배치되며, 각 측에는 상기 M 개의 상층 데이터 본딩 패드의 절반이 배치되는, 전송 회로.
  8. 제7항에 있어서,
    상기 하층 클록 본딩 패드 및 상기 M 개의 하층 데이터 본딩 패드는 제2행에 배치되고, 상기 M 개의 하층 데이터 본딩 패드는 상기 하층 클록 본딩 패드의 양측에 배치되며, 각 측에는 상기 M 개의 하층 데이터 본딩 패드의 절반이 배치되는, 전송 회로.
  9. 인터페이스 회로로서,
    제1항 내지 제6항 중 어느 한 항에 따른 전송 회로; 및
    상기 하층 데이터 본딩 패드에 일대일로 대응되는 M 개의 입력 버퍼 회로를 포함하고, 각각의 상기 입력 버퍼 회로는 상기 클록 신호의 구동 하에, 상기 입력 버퍼 회로에 대응되는 상기 하층 데이터 본딩 패드에 의해 전송된 상기 데이터 신호를 수신하며;
    상기 하층 클록 본딩 패드와 상기 하층 데이터 본딩 패드는 첫 번째 줄에 배치되고, 상기 M 개의 하층 데이터 본딩 패드는 상기 하층 클록 본딩 패드의 양측에 배치되며, 각 측에는 상기 M 개의 하층 데이터 본딩 패드의 절반이 배치되고, 상기 M 개의 입력 버퍼 회로는 두 번째 줄에 배치되어, 상기 하층 데이터 본딩 패드를 기준으로, 상기 첫 번째 줄에 수직되는 축선을 형성하며, 상기 M 개의 입력 버퍼 회로는 상기 축선의 양측에 배치되고, 각 측에는 상기 M 개의 입력 버퍼 회로의 절반이 배치되며, 각각의 상기 입력 버퍼 회로와 상기 축선 사이의 거리는 상기 입력 버퍼 회로에 대응되는 상기 하층 데이터 본딩 패드와 상기 축선 사이의 거리보다 작은, 인터페이스 회로.
  10. 제9항에 있어서,
    각각의 상기 입력 버퍼 회로와 상기 입력 버퍼 회로에 대응되는 상기 상층 데이터 본딩 패드 사이의 입력 데이터 경로 길이는 제1 길이이고, 각각의 상기 입력 버퍼 회로와 상기 상층 클록 본딩 패드 사이의 클록 경로 길이는 제2 길이이며, 상기 제1 길이는 상기 제2 길이와 양의 상관 관계인, 인터페이스 회로.
  11. 제9항에 있어서,
    상기 하층 클록 본딩 패드는 차동 입력 본딩 패드이고, 제1 하층 클록 본딩 패드 및 제2 하층 클록 본딩 패드를 포함하며, 상기 제1 하층 클록 본딩 패드와 상기 제2 하층 클록 본딩 패드는 상보적인 상기 클록 신호를 각각 전송하는, 인터페이스 회로.
  12. 제11항에 있어서,
    상기 제1 하층 클록 본딩 패드와 상기 제2 하층 클록 본딩 패드는 상기 축선에 대해 대칭되게 배치되는, 인터페이스 회로.
  13. 제9항에 있어서,
    상기 인터페이스 회로는, 상기 하층 클록 본딩 패드 및 상기 M 개의 입력 버퍼 회로 모두에 전기적으로 연결되어, 상기 클록 신호를 수신하고, 상기 클록 신호를 처리한 후 상기 M 개의 입력 버퍼 회로의 구동 클록으로 사용하기 위한 클록 처리 회로를 더 포함하는, 인터페이스 회로.
  14. 제13항에 있어서,
    상기 클록 처리 회로는 클록 수신 회로 및 위상 생성 회로를 포함하며, 상기 클록 수신 회로는 상기 하층 클록 본딩 패드에 전기적으로 연결되어, 상기 클록 신호를 수신하기 위한 것이고, 상기 클록 수신 회로의 출력은 상기 위상 생성 회로의 입력으로 사용되며, 상기 위상 생성 회로는 상기 구동 클록을 생성하기 위한 것인, 인터페이스 회로.
  15. 제9항에 있어서,
    상기 인터페이스 회로는, 마크 신호를 전송하기 위한 상층 마크 본딩 패드 - 상기 상층 마크 본딩 패드는 상기 제1층에 위치함 - ;
    상기 상층 마크 본딩 패드에 전기적으로 연결되는 하층 마크 본딩 패드 - 상기 하층 마크 본딩 패드는 상기 제2층에 위치하고, 상기 하층 마크 본딩 패드의 면적은 상기 상층 마크 본딩 패드의 면적보다 작음 - ; 및
    상기 하층 마크 본딩 패드에 대응되고, 상기 클록 신호의 구동 하에, 상기 상층 마크 본딩 패드에 의해 전송된 상기 마크 신호를 수신하기 위한 마크 버퍼 회로를 더 포함하는, 인터페이스 회로.
  16. 제15항에 있어서,
    상기 하층 마크 본딩 패드는 상기 첫 번째 줄에 배치되고, 상기 하층 데이터 본딩 패드와 상기 하층 클록 본딩 패드 사이에 위치하며;
    상기 마크 버퍼 회로는 상기 두 번째 줄에 배치되고, 상기 하층 마크 본딩 패드와 상기 축선의 동일한 측에 위치하며, 상기 입력 버퍼 회로와 상기 축선 사이에 위치하고;
    상기 마크 버퍼 회로와 상기 축선 사이의 거리는 상기 마크 버퍼 회로에 대응되는 상기 하층 마크 본딩 패드와 상기 축선 사이의 거리보다 작은, 인터페이스 회로.
  17. 제9항에 있어서,
    상기 인터페이스 회로는, 상기 하층 데이터 본딩 패드에 일대일로 대응되는 M 개의 출력 버퍼 회로를 더 포함하고, 각각의 상기 출력 버퍼 회로는 상기 클록 신호의 구동 하에, 상기 데이터 신호를 대응되는 하층 데이터 본딩 패드에 송신하는, 인터페이스 회로.
  18. 제17항에 있어서,
    각각의 상기 출력 버퍼 회로와 상기 출력 버퍼 회로에 대응되는 상기 하층 데이터 본딩 패드 사이의 출력 데이터 경로 길이는 동일한, 인터페이스 회로.
  19. 제9항에 있어서,
    상기 입력 버퍼 회로는 멀티플렉서 및 래치를 포함하며, 상기 멀티플렉서는 상기 데이터 신호를 수신하고, 상기 데이터 신호를 처리한 후 상기 래치에 출력하며, 상기 래치의 출력은 상기 입력 버퍼 회로의 출력으로 사용되는, 인터페이스 회로.
  20. 메모리로서,
    제9항 내지 제19항 중 어느 한 항에 따른 인터페이스 회로를 포함하는, 메모리.
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