CN113257293B - 包含阵列电力垫的半导体装置及相关联半导体装置封装及系统 - Google Patents

包含阵列电力垫的半导体装置及相关联半导体装置封装及系统 Download PDF

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Abstract

本申请案涉及包含阵列电力垫的半导体装置及相关联半导体装置封装及系统。根据一些实施例，半导体装置可包含存储器阵列区域及外围区域。所述存储器阵列区域可包含数个存储器单元及经配置以接收输入电压的数个阵列垫。所述外围区域可包含用于与所述存储器阵列区域介接的数个外围垫。在这些或其它实施例中，所述外围区域可经布置成邻近于所述半导体装置的第一边缘，并且所述数个阵列垫可经布置成靠近所述半导体装置的第二边缘。所述第二边缘可垂直于所述第一边缘。所述存储器阵列区域还可包含阵列分布导体，所述阵列分布导体经配置以将所述数个存储器单元以各种方式电连接到所述数个阵列垫。还公开一种半导体装置封装及系统。

Description

包含阵列电力垫的半导体装置及相关联半导体装置封装及 系统
优先权主张
本申请案主张在2020年1月28日申请的包含阵列电力垫的半导体装置及相关联半导体装置封装及系统(SEMICONDUCTOR DEVICES INCLUDING ARRAY POWER PADS,ANDASSOCIATED SEMICONDUCTOR DEVICE PACKAGES AND SYSTEMS)”的序列号为16/774,911号的美国专利申请案的申请日期的权益。
技术领域
本公开的实施例涉及半导体装置。更具体来说，各种实施例涉及包含阵列电力垫的半导体装置及相关联半导体装置封装及系统。
背景技术
半导体装置可包含外围区域。外围区域可包含用于形成到其它装置的各种电连接的垫。半导体装置与其它装置之间的电连接可提供电力传输及/或数据传输，而没有限制。
作为实例，半导体装置可包括存储器装置。存储器装置可包含存储器阵列区域，其包含经配置以存储数据的存储器单元。存储器装置还可包含外围区域，其包含用于形成其它装置与存储器装置之间的电连接的垫。可通过外围区域中的一或多个垫向存储器装置供应电力。另外，可通过外围区域中的一或多个垫将数据写入到存储器装置及/或从存储器装置读取数据。
在一些情况下，半导体装置与其它装置之间的电连接中的一或多者可受到一或多个电连接中的另一者的影响。举例来说，数据传输可受到来自电力传输的串扰的影响。
发明内容
本申请涉及包含阵列电力垫的半导体装置，以及相关联半导体装置封装及系统。
本公开的一些实施例可包含半导体装置，其包含外围区域及存储器阵列区域。外围区域可包含用于与半导体装置介接的数个外围垫。存储器阵列区域可包含数个存储器单元及经配置以接收输入电压的数个阵列垫。
本公开的一些实施例可包含半导体装置，其包含外围区域及存储器阵列区域。外围区域可经布置成靠近半导体装置的第一边缘。存储器阵列区域可包含存储器单元及经配置以接收阵列输入电压的阵列垫。阵列垫可经布置成靠近半导体装置的第二边缘。第二边缘可垂直于第一边缘。存储器阵列区域还可包含经配置以将存储器单元电连接到阵列垫的阵列分布导体。
本公开的一些实施例可包含半导体装置封装，其包含第一半导体装置及第二半导体装置。第一半导体装置及第二半导体装置中的每一者可包含第一边缘、垂直于第一边缘的第二边缘、经布置成邻近于第一边缘的外围区域及存储器阵列区域。外围区域可包含数个外围垫。存储器阵列区域可包含数个存储器单元、经布置成邻近第二边缘的数个阵列垫及阵列重布层。阵列分布层可经配置以将数个存储器单元电以各种方式电连接到数个阵列垫。
附图说明
图1说明根据本公开的至少一个实施例的实例存储器装置的框图。
图2说明存储器装置的实例布局图。
图3说明根据本公开的至少一个实施例的存储器装置的实例布局图。
图4说明根据本公开的至少一个实施例的图3的存储器装置的另一实例布局图。
图5说明根据本公开的至少一个实施例的存储器装置的另一实例布局图。
图6说明根据本公开的至少一个实施例的存储器装置的另一实例布局图。
图7说明根据本公开的至少一个实施例的实例半导体装置封装。
图8说明根据本公开的各种实施例的实例存储器系统的简化框图。
图9说明根据本公开的各种实施例的实例电子系统的简化框图。
具体实施方式
一种半导体装置可包含垫，其经配置以提供用于半导体装置与一或多个其它装置之间的电连接。垫可提供半导体装置与一或多个其它装置之间的接口。作为实例，半导体装置的一或多个垫可经配置以(例如，从电源)接收用于半导体装置的电力，并且一或多个垫可经配置以提供到半导体装置的数据输入及/或从半导体装置的数据输出。垫可布置在半导体装置的外围区域中。包含垫的外围区域可布置在半导体装置的第一边缘上。此布置可提供半导体装置与其它装置之间的示意性简单接口。
如将了解，通过外围区域(及/或通过邻近或紧密间隔垫)路由多个电信号可导致各种电信号之间的噪声(例如，串扰)。举例来说，通过邻近或紧密间隔的电线及/或垫路由电力信号、时钟信号及数据信号可导致电线中的一或多者上的噪声。
本公开的一或多个实施例可包含一种半导体装置，其包含包含一或多个垫(“外围垫”)的外围区域以及包含一或多个垫(“阵列垫”)的存储器阵列区域。外围垫可与阵列垫相同或相似，不同之处在于外围垫可布置在外围区域中，而阵列垫可布置在存储器阵列区域中。外围垫可经配置以接收用于外围区域的电力及/或提供半导体装置的数据输入及输出(包含例如提供用于存储器阵列区域的接口)。外围区域可包含经配置以将外围电路及外围垫互连的分布导体。布置在外围区域中或主要布置在外围区域中的分布导体可被称为“外围分布导体”，以将其与可布置在存储器阵列区域中的分布导体区分开。阵列垫可经配置以接收用于存储器阵列区域的电力。存储器阵列区域可包含阵列分布导体(如此命名以将阵列分布导体与外围分布导体区分开)，所述阵列分布导体可经布置或主要布置在存储器阵列区域中并且可经配置以将存储器阵列区域的存储器单元与阵列垫互连。在一些实施例中，外围分布导体及/或外围区域的外围垫可与存储器阵列区域的阵列分布导体及/或阵列垫电隔离(例如，通过物理上分离及/或电绝缘)。此电隔离可减少半导体装置的一或多个电信号之间的噪声量。
举例来说，外围区域可包含外围垫、外围电路及外围分布导体，其经配置以提供用于半导体装置(包含例如包含存储器单元的存储器阵列区域)的数据输入及输出路径。存储器阵列区域可包含阵列垫及经配置以向半导体装置的存储器单元提供电力的阵列分布导体。数据输入及输出路径可与存储器阵列区域的电力路径电隔离。与其它布置相比，此布置可减少与供应到存储器单元的电力相关联的电信号对数据信号的电干扰(例如，噪声)。
在一些实施例中，包含一或多个外围垫的外围区域可沿半导体装置的第一边缘布置，并且存储器阵列区域的阵列垫可沿半导体装置的第二边缘布置。在一些实施例中，第二边缘可垂直于第一边缘。在一些实施例中，第二边缘可比第一边缘更长。
本公开的一或多个实施例可包含包含两个或更多个半导体装置的半导体装置封装。举例来说，两个或更多个半导体装置可堆叠(例如，一者在另一者顶部上)在半导体装置封装中。两个或更多个半导体装置中的每一者可包含靠近(例如，邻近)第一边缘的外围垫及靠近(例如，邻近)第二边缘的阵列垫。在一些实施例中，当半导体装置堆叠在半导体装置封装中时，半导体装置可相对于彼此旋转。具体来说，举例来说，半导体装置可经布置，使得第一半导体装置的第一边缘与堆叠在第一半导体装置的顶部上的第二半导体装置的对应第一边缘相对，且第一半导体装置的第二边缘与第二半导体装置的对应第二边缘相对。另外，堆叠在第二半导体装置的顶部上的第三半导体装置可经布置，使得第三半导体装置的第一边缘与第一半导体装置的对应第一边缘大体上对准(例如，在其上方)(且与第二半导体装置的对应第一边缘相对)，且第三半导体装置的第二边缘与第一半导体装置的对应第二边缘大体上对准(例如，在其上方)(且与第二半导体装置的第二边缘相对)。
尽管本文参考存储器装置描述各种实施例，但本公开不限于此，并且实施例通常可适用于可包含或可不包含存储器装置的微电子装置及/或半导体装置。
图1说明根据本公开的各种实施例的实例存储器装置100的框图。在本文中可称为半导体装置或微电子装置的存储器装置100可包含例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双数据速率SDRAM，例如DDR4SDRAM及类似者)或SGRAM(同步图形随机存取存储器)。可集成在半导体芯片上的存储器装置100可包含存储器阵列102。
在图1的实施例中，存储器阵列102被展示为包含八个存储器存储体BANK0到7。更多或更少存储器存储体可包含在其它实施例的存储器阵列102中。每一存储器存储体包含数个存取线(字线WL)、数个数据线(位线BL)及/BL，以及布置在数个字线WL及数个位线BL及/BL的交叉点处的数个存储器单元MC。字线WL的选择可由行解码器104执行，且位线BL及/BL的选择可由列解码器106执行。在图1的实施例中，行解码器104可包含用于每一存储器存储体BANK0到7的相应行解码器，并且列解码器106可包含用于每一存储器存储体BANK0到7的相应列解码器。仅出于说明目的，使用在DRAM存储器单元中可能常见的电容器来说明图1的存储器单元MC。本公开的原理适用于其它类型的存储器单元，其包含作为非限制性实例的SRAM存储器单元。
位线BL及/BL耦合到相应感测放大器SAMP。来自位线BL或/BL的读取数据可由感测放大器SAMP放大，并通过互补本地数据线(LIOT/B)、转移门(TG)及互补主数据线(MIOT/B)转移到读取/写入放大器108。相反，从读取/写入放大器108输出的写入数据可通过互补主数据线MIOT/B、转移门TG及互补本地数据线LIOT/B被转移到感测放大器SAMP，并写入在耦合到位线BL或/BL的存储器单元MC中。
存储器装置100通常可经配置以经由例如地址端子110、命令端子112、时钟端子114、数据端子116及数据屏蔽端子118的各种端子来接收各种输入(例如，来自外部控制器)。存储器装置100可包含额外端子，例如电力供应端子120及电力供应端子122。
在预期操作期间，可将经由命令端子112接收的一或多个命令信号COM经由命令输入电路152传送到命令解码器150。命令解码器150可包含经配置以经由对一或多个命令信号COM进行解码来产生各种内部命令的电路。内部命令的实例包含有效命令ACT及读取/写入信号R/W。
此外，经由地址端子110接收的一或多个地址信号ADD可经由地址输入电路132传送到地址解码器130。地址解码器130可经配置以将行地址XADD供应到行解码器104并将列地址YADD供应到列解码器106。尽管命令输入电路152及地址输入电路132被说明为单独电路，但在一些实施例中，地址信号及命令信号可经由共同电路接收。
有效命令ACT可包含脉冲信号，其响应于指示行存取的命令信号COM(例如，有效命令)而被激活。响应于有效信号ACT，可激活指定存储体地址的行解码器104。因此，可选择并激活由行地址XADD指定的字线WL。
读取/写入信号R/W可包含脉冲信号，其响应于指示列存取的命令信号COM(例如，读取命令或写入命令)而被激活。响应于读取/写入信号R/W，可激活列解码器106，并且可选择由列地址YADD指定的位线BL。
响应于有效命令ACT、读取信号、行地址XADD及列地址YADD，可从由行地址XADD及列地址YADD指定的存储器单元MC读取数据。可经由感测放大器SAMP、转移门TG、读取/写入放大器108、输入/输出电路162及数据端子116来输出读取数据。此外，响应于有效命令ACT、写入信号、行地址XADD及列地址YADD，可经由数据端子116、输入/输出电路162、读取/写入放大器108、转移门TG及感测放大器SAMP将写入数据供应到存储器阵列102。写入数据可写入到由行地址XADD及列地址YADD指定的存储器单元MC。
可经由时钟端子114接收时钟信号CK及/CK。时钟输入电路170可基于时钟信号CK及/CK产生内部时钟信号ICLK。内部时钟信号ICLK可被传送到存储器装置100的各种组件，例如命令解码器150及内部时钟产生器172。内部时钟产生器172可产生内部时钟信号LCLK，其可被传送到输入/输出电路162(例如，用于控制输入/输出电路162的操作时序)。此外，数据屏蔽端子118可接收一或多个数据屏蔽信号DM。当激活数据屏蔽信号DM时，可禁止对应数据的盖写。
图2说明存储器装置202的实例布局图。存储器装置202可类似于图1的存储器装置100并且可包含类似元件及特征(其说明可在图2中省略)。存储器装置202包含外围区域208及存储器阵列区域210。外围区域208包含外围重布层214及一或多个外围垫216。另外，外围区域208可包含一或多个外围电路(未展示)。存储器阵列区域210包含阵列重布层220及一或多个数据电路224。存储器阵列区域210可包含多个存储器单元(未展示)。
存储器装置202可经配置以将数据存储在存储器阵列区域210的存储器单元中。举例来说，存储器阵列区域210的每一存储器单元可将数据位作为电荷存储在一或多个半导体组件上(例如但不限于电容器上的电荷或双稳态锁存电路系统中存储的电荷)。存储器阵列区域210可包含例如图1中的存储器阵列102。
数据电路224可包含与存储器单元相关的电路或组件。作为非限制性实例，数据电路224可包含数据总线缓冲器、数据放大器、感测放大器及错误校正电路中的一或多者。
如上文描述，存储器装置202(包含存储器阵列区域210及外围区域208)可允许从存储器单元读取数据及将数据写入到存储器单元。外围区域208可经配置以提供用于存储器装置202的接口，例如使得其它装置能够从存储器单元读取数据及/或将数据写入到存储器单元。
外围垫216可包含或可耦合到图1中所展示的数据端子116、数据屏蔽端子118、电力供应端子120及/或电力供应端子122。额外地或替代地，外围垫216可包含电力供应垫及/或DQ垫。
额外地或替代地，外围区域208可包含一或多个电力产生器块(即，其包含数个电力供应垫)、一或多个数据块(即，其包含数个DQ垫)、一或多个地址块及/或图1及2中未具体展示的其它组件。数据块可包含经由地址引脚接收地址输入的输入接收器及锁存地址的地址锁存电路。数据块还可包含将读取数据输出到数据I/O引脚的输出缓冲器及/或接收经由数据I/O引脚供应的写入数据的输入接收器。地址块可包含地址解码器，其选择延伸通过对应于相应地址的存储器阵列区域210的位线。举例来说，地址块可包含可对应于图1的列解码器106的列地址块的列地址解码器。额外地或替代地，地址块可包含可对应于图1的行解码器104的行地址块的行地址解码器。电力产生器块可包含向与存储器装置202相关联的各种电路及组件供应电力的电源。电力产生器块可与一或多个传输线或其它配电线一起提供，其将来自配电块的电力供应到存储器装置202的各种组件。这些块中的一或多者可实施为电路。因此，作为非限制性实例，外围电路可包含数据总线缓冲器、地址输入电路、命令输入电路、时钟输入电路、电压输入电路及数据输出电路。
存储器装置202可包含用于传输电信号的各种线(包含例如字线及位线(如以上关于图1所描述))(图2中未展示)。除用于传输电信号的各种线之外，存储器装置202可包含外围重布层214及阵列重布层220。外围重布层214及阵列重布层220可由分布导体的一或多个层(替代地称为重布层)及/或通过电连接层的通孔互连的顶部金属组成。举例来说，顶部金属及分布导体可形成通过绝缘层与其它导线分离的导线网络。可通过连接单独层的通孔形成穿过外围重布层214及阵列重布层220的各种路径。在序列号为16/366,100号美国专利申请序列号中可找到有关重布层的额外细节，所述申请案的全部内容以引用的方式并入本文中。
存储器装置202包含在外围重布层214与阵列重布层220之间的连接(通过通孔)的可能性。外围重布层214与阵列重布层220之间的连接提供将被路由到存储器阵列区域210的存储器单元及数据电路224的电力(例如，来自外围垫216)。在此配置中(即，其中电力从外围垫216通过外围重布层214及阵列重布层220被路由到存储器阵列区域210)，噪声可能是一个问题。作为非限制性实例，传输电信号的各种线(包含例如字线及位线)可能受到来自外围重布层214及/或阵列重布层220的电力信号的串扰的影响。作为另一非限制性实例，数据输入及/或输出引脚处的数据信号可能受到来自电力输入引脚处的电力信号的串扰的影响，所述电力输入引脚可接近数据输入及/或输出引脚。
图3说明根据本公开的至少一个实施例的存储器装置302的实例布局图。图3的存储器装置302包含与来自图2的存储器装置202的元件类似或相同的元件(包含那些描述但未说明的)。举例来说，存储器装置302的外围区域308可包含图2的存储器装置202的外围区域208的许多相同或类似元件。举例来说，存储器装置302的外围区域308可包含与上文关于图2的存储器装置202描述的外围垫216、外围重布层214及外围电路类似或相同的外围垫316、外围重布层314及外围电路。类似地，存储器装置302的存储器阵列区域310可包含图2的存储器装置202的存储器阵列区域210的许多相同或类似元件。举例来说，存储器阵列区310可包含可与上文关于图2的存储器装置202描述的存储器单元、阵列重布层220及数据电路224类似或相同的存储器单元(图3中未展示)、阵列重布层320及一或多个数据电路324。为有利于图3的存储器装置302及图2的存储器装置202之间的描述差异，将省略对类似性的描述。
存储器阵列区域310可包含阵列垫318，其可经配置以接收用于为存储器阵列区域310供电的输入电压。阵列垫318可类似于外围垫316，然而，阵列垫318可布置在存储器阵列区域310中而不在外围区域308中。
阵列重布层320可经配置以将电力从阵列垫318分布到存储器阵列区域310的存储器单元(及/或数据电路324)。因为阵列垫318及阵列重布层320可接收并分布用于存储器阵列区域310的电力，在一些实施例中，外围垫316可不接收用于存储器阵列区域310的电力。(例如，阵列垫318可接收存储器阵列区域310需要的所有电力，并且外围垫可接收用于外围区域308的电力，而无需接收用于存储器阵列区域310的任何电力)。因此，存储器阵列区域310可包含更少或不同外围电路及/或外围重布层314的不同配置。
存储器阵列区域310的阵列重布层320可与外围区域308的外围重布层314电隔离。可通过(至少)在阵列重布层320与外围重布层314之间不存在电连接来提供此电隔离。电隔离可在外围重布层314与阵列重布层320之间额外地包含一或多种绝缘材料。应注意，例如以字线及位线的形式(未展示)，在存储器阵列区域310与外围重布层314之间可存在电连接。但是，根据至少一些实施例，可能不存在将阵列重布层320电连接到外围重布层314的阵列分布导体、顶部金属或通孔。
在一些实施例中，此电隔离可减小存储器装置302的电信号(例如，数据信号)与到存储器装置302的电力传输及存储器装置302内的电力重布之间的电干扰(例如，噪声)。作为非限制性实例，数据输入及输出路径(例如，通过位线)可包含图2的存储器装置202及图3的存储器装置302中的垂直数据路径区段。图2阵列重布层220包含垂直阵列重布导体，其可平行于垂直数据路径区段延伸。阵列重布层320不包含垂直阵列重布层区段。通过不平行于阵列重布导体路由数据信号(例如，在垂直数据路径区段中)，可减少数据路径区段与阵列重布导体之间的电干扰(例如，串扰)(例如，与存储器装置202相比较)。这可因为例如通过电容性、电感性或导电性耦合的电干扰在两条平行线之间可能比在两条垂直线之间更大。
图4说明根据本公开的至少一个实施例的图3的存储器装置302的另一布局图。图4的存储器装置302包含许多与图3的存储器装置302相同的元件。举例来说，外围区域308、存储器阵列区域310、外围重布层314、外围垫316、阵列垫318、阵列重布层320及数据电路324可全都在图3的存储器装置302与图4的存储器装置302之间相同。
图4说明存储器装置302的第一边缘404及第二边缘406。外围区域308可经布置成靠近(例如，沿及/或邻近)第一边缘404。外围垫316可包含在外围区域308中。在一些实施例中，外围垫316可沿第一边缘404布置。
在一些实施例中，存储器阵列区域310内的阵列垫318可经布置成靠近(例如，沿及/或邻近)第二边缘406。沿第二边缘406布置阵列垫318可提供存储器装置302与其它装置之间的示意性的简单或便利接口。
图4说明包含在外围区域308中的外围电路412。如上文描述，作为非限制性实例，外围电路412可包含地址输入电路、命令输入电路、时钟输入电路、电压输入电路及数据输出电路。
图4说明包含在存储器阵列区域310中的存储器MATS 422。如将了解，存储器MATS422可包含经配置以存储数据的数个存储器单元以及可能电路及/或组件(例如，SRAM单元或DRAM单元，而不限制)。
图5说明根据本公开的至少一个实施例的存储器装置502的另一实例布局图。存储器装置502可类似于图3及4的存储器装置302。存储器装置502可包含许多与图3及4的存储器装置302相同的元件。举例来说，外围区域308、存储器阵列区域510(其类似于存储器阵列区域310，并且其在存储器装置502中被划分为存储器阵列区域510A及存储器阵列区域510B)、外围重布层(图5中未展示)、外围垫(图5中未展示)、阵列垫518(其类似于阵列垫318，并且其出于说明性目的被划分为阵列垫518A及阵列垫518B)、阵列重布层(图5中未展示)及数据电路(图5中未展示)可全都在图3的存储器装置302与图5的存储器装置502之间相同。另外，关于图5所说明及论述的元件可存在于图3及4的存储器装置302。因此，存储器装置502可为图3及4的存储器装置302的元件的布置的实例。
在一些实施例中，存储器装置502可额外地包含XDEC 542(行解码器)及YDEC 544(列解码器)。如将了解，XDEC 542及YDEC 544可经配置以选择位线及/或字线，使得可向存储器装置502的存储器单元写入数据或从存储器装置502的存储器单元读取数据。
在一些实施例中，存储器装置502可额外地包含数据电路区546A及数据电路区546B。数据电路区可包含数据电路，例如(举例来说)数据总线缓冲器、数据感测放大器、错误校正码电路及/或其它电路。数据电路区中的数据电路可经配置以通过执行例如(但不限于)放大及错误校正的操作来服务于存储器阵列。
在一些实施例中，存储器装置502可经布置以包含两个数据电路区546：第一数据电路区546A(例如，靠近外围区域208)及第二数据电路区546B(例如，靠近存储器装置502的中间)。数据电路区546A可经配置以服务于存储器阵列区域510的第一区段(例如，存储器阵列区域510A)。并且数据电路区546B可经配置以服务于存储器阵列510的第二段(例如，存储器阵列区域510B)。
在一些实施例中，存储器阵列区域510的阵列重布层可在数据电路区546中的每一者之上延伸。特定来说，重布导体可沿(例如，在其上方)数据电路区546中的每一者延伸。
由于重布导体沿数据电路区546延伸，因此可将供应到数据电路区546的电力及来自数据电路区546的信号与到及来自存储器单元的数据信号分离。特定来说，来自存储器单元的数据路径可与阵列垫518与数据电路区546之间的电信号电隔离(例如，通过物理及电分离)。
图6说明根据本公开的至少一个实施例的存储器装置602的另一实例布局图。存储器装置602可类似于图3及4的存储器装置302以及图5的存储器装置502。存储器装置602可包含许多与图3及4的存储器装置302以及图5的存储器装置502相同的元件。举例来说，外围区域308、存储器阵列区域510(包含存储器阵列区域510A及存储器阵列区域510B)、外围重布层(图6中未展示)、外围垫(图6中未展示)、阵列垫518(包含阵列垫518A及阵列垫518B)、阵列重布层(图6中未展示)及数据电路(图6中未展示)可全都在图3的存储器装置302与图6的存储器装置602之间相同。额外地，关于图6说明及论述的元件可存在于图3及4的存储器装置302中。因此，存储器装置602可为图3及4的存储器装置302的元件的布置的实例。
与图5的数据电路区546相反，存储器装置602可包含共享数据电路区646。共享数据电路区646可包含许多与数据电路区546相同的许多元件，然而，共享数据电路区646可经配置以服务于比数据电路区546多一倍的存储器单元。因此，共享数据电路区646可包含经配置以服务于多一倍的存储器单元的更多或更大的元件。
另外，代替YDEC 544，存储器装置602可包含解码器(“BCYdecFar”)652及解码器(“BCYdecNear”)654。解码器652及解码器654可相同或类似，不同之处在于解码器654可能比解码器652更接近共享数据电路区646定位。另外，存储器装置602可包含代替XDEC 542的解码器656。
与图5的存储器装置502一样，存储器装置602可包含沿(例如，在其上方)共享数据电路区646的重布导体。重布导体可将电力提供到共享数据电路区646的各个电路。
提供图3到6中所展示的布局图作为实例布局，并且根据相同原理的其它布局也可能的。
图7说明根据本公开的至少一个实施例的半导体装置封装700。半导体装置封装700包含第一半导体裸片702及第二半导体裸片728。第一半导体裸片702及第二半导体裸片728中的每一者可包含图3及图4的存储器装置302的实施例。在一些实施例中，第一半导体裸片702及第二半导体裸片728可相同或具有相同布局及组件。在其它实施例中，第一半导体裸片702及第二半导体裸片728可具有不同布局及组件(例如而无限制)，而第一半导体裸片702及第二半导体裸片728两者都可具有外围垫(例如，在沿相应第一边缘布置的外围区域内)，及阵列垫(例如，在沿相应第二边缘布置的存储器阵列区域内)。
举例来说，第一半导体裸片702可包含第一边缘704、第二边缘706、外围垫716及阵列垫718，且第二半导体裸片728可包含第一边缘730、第二边缘732、外围垫734及阵列垫736。在一些实施例中，第一半导体裸片702及第二半导体裸片728中的每一个可包含外围区域(未展示)(例如图3及图4的外围区域308)及存储器阵列区域(未展示)(例如图3及图4的存储器阵列区域310)。已从图7省略第一半导体裸片702及第二半导体裸片728的其它元件以专注于半导体装置封装700的细节。
半导体装置封装700包含堆叠在第一半导体裸片702上的第二半导体裸片728。在一些实施例中，层(例如，绝缘或部分绝缘且部分导电(例如，重布层))可存在于第二半导体裸片728与第一半导体裸片702之间。
在半导体装置封装700中，第二半导体裸片728可与第一半导体裸片702相同并且相对于第一半导体裸片702旋转(例如180度)。第二半导体裸片728的第一边缘730(包含外围垫734，并且在一些实施例中，包含外围区域)可与第一半导体裸片702的第一边缘704相对布置。类似地，第二边缘732(包含阵列垫736)可与第一半导体裸片702的第二边缘706相对布置。
另外，在一些实施例中，第二半导体裸片728可相对于第一半导体裸片702偏移(例如，使得第一半导体裸片702的外围垫716及阵列垫718中的一或两者不在第二半导体裸片728正下方)。以此方式的堆叠及偏移可提供用于将与外围垫716、阵列垫718、外围垫734及阵列垫736一起形成的电连接的空间。
半导体装置封装700可额外地包含堆叠在第二半导体裸片728上方的一或多个额外半导体装置。额外半导体装置可以与第二半导体裸片728在第一半导体裸片702上方定向及定位相同的方式在第二半导体裸片728上方定向及定位。更具体来说，第三半导体装置(未展示)可堆叠在第二半导体裸片728上方并且可以与第一半导体裸片702大体上相同的方式定位及定向，使得第三半导体装置的第一边缘与第一半导体裸片702的第一边缘704大体上对准(例如，在其上方)，并且第三半导体装置的第二边缘与第一半导体裸片702的第二边缘706大体上对准(例如，在其上方)。第三半导体装置的外围垫可与第一半导体裸片702的外围垫716大体上对准(例如，在正其上方)，并且第三半导体装置的阵列垫可与第一半导体裸片702的外围垫718大体上对准(例如，在其正上方)。
通过以此方式堆叠及定向三个或更多个半导体装置，在半导体裸片(例如，第一半导体裸片702)的外围垫与在外围垫(例如，第三半导体裸片)上方的半导体装置的底部之间存在一个半导体裸片(例如，第二半导体裸片728)的至少某一厚度。
还公开一种存储器系统。根据各种实施例，所述存储器系统可包含控制器及数个存储器装置。每一存储器装置可包含一或多个存储器单元阵列，其可包含数个存储器单元。
图8是根据本文描述的一或多个实施例实施的存储器系统800的简化框图。可包含例如半导体装置的存储器系统800包含数个存储器装置802及控制器804。举例来说，至少一个存储器装置802可包含一或多种接口配置，如本文所描述。在至少一个实施例中，存储器系统800可包含图7所展示的半导体装置封装700。控制器804可与存储器装置802操作地耦合，以便于将命令/地址信号(例如，由图1的命令端子112及/或图1的地址端子110接收的命令/地址信号)传送到存储器装置802。
还公开一种电子系统。根据各种实施例，所述电子系统可包含包含数个存储器裸片的存储器装置，每一存储裸片具有存储器单元阵列。每一存储器单元可包含存取晶体管及与所述存取晶体管可操作地耦合的存储元件。
图9是根据本文描述的一或多个实施例实施的电子系统900的简化框图。电子系统900包含至少一个输入装置902，其可包含例如键盘、鼠标或触摸屏。电子系统900进一步包含至少一个输出装置904，例如监视器、触摸屏或扬声器。输入装置902及输出装置904不一定可彼此分离。电子系统900进一步包含存储装置906。输入装置902、输出装置904及存储器装置906可耦合到处理器908。电子系统900进一步包含耦合到处理器908的存储器装置910。存储器装置910可包含图8的存储器系统800。电子系统900可包含例如计算、处理、工业或消费产品。举例来说而无限制，电子系统900可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持式装置、平板计算机、电子笔记本、照相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、交通工具或其它已知系统。
本公开的一些实施例可包含一种半导体装置，其包含外围区域及存储器阵列区域。外围区域可包含用于与半导体装置介接的数个外围垫。存储器阵列区域可包含数个存储器单元及经配置以接收输入电压的数个阵列垫。
本公开的一些实施例可包含一种半导体装置，其包含外围区域及存储器阵列区域。外围区域可经布置成靠近半导体装置的第一边缘。存储器阵列区域可包含存储器单元及经配置以接收阵列输入电压的阵列垫。阵列垫可经布置成靠近半导体装置的第二边缘。第二边缘可垂直于第一边缘。存储器阵列区域还可包含经配置以将存储器单元电连接到阵列垫的阵列分布导体。
本公开的一些实施例可包含一种半导体装置封装，其包含第一半导体装置及第二半导体装置。第一半导体装置及第二半导体装置中的每一者可包含第一边缘、垂直于第一边缘的第二边缘、经布置成邻近于第一边缘的外围区域及存储器阵列区域。外围区域可包含数个外围垫。存储器阵列区域可包含数个存储器单元、经布置成邻近第二边缘的数个阵列垫及阵列重布层。阵列分布层可经配置以将数个存储器单元电以各种方式电连接到数个阵列垫。
根据惯例，图式中所说明的各种特征可能未按比例绘制。本公开中呈现的说明并不意味着是任何特定设备(例如，装置，系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为清楚起见，各种特征的尺寸可任意扩大或减小。另外，为清楚起见，一些附图可被简化。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器及/或其它组件或功能。举例来说，装置或存储器装置可包含芯片上系统(SOC)。
如本文中所使用的，除非另外指示，否则术语“半导体”应被广义地解释为包含可或可不采用半导体功能进行操作的微电子及MEMS装置(例如，磁性存储器、光学装置等)。
在本文中及尤其所附权利要求书(例如，所附权利要求书的主体)中使用的术语一般希望作为“开放式”术语(例如，术语“包含(including)”应被解释为“包含但不限于”，术语“具有”应被解释为“至少具有”，术语“包含(includes)”应解释为“包含但不限于”，等等)。
额外地，如果预期引入权利要求叙述的特定数目，那么将在所述权利要求中明确叙述此意图，且在缺乏此叙述的情况下不存在此意图。举例来说，为帮助理解，以下所附权利要求书可含有引入性短语“至少一个”及“一或多个”的使用以引入权利要求叙述。然而，即使在相同权利要求包含引入性短语“一或多个”或“至少一个”及例如“一”或“一个”的不定冠词(例如，“一”及/或“一个”应被解释为意味着“至少一个”或“一或多个”)时，仍不应将此类短语的使用理解为暗示通过不定冠词“一”或“一个”引入的权利要求叙述将含有此引入权利要求叙述的任何特定权利要求限于仅含有一个此叙述的实施例；此对于用于引入权利要求叙述的定冠词的使用同样适用。如本文所使用，“及/或”包含相关联所列项目中的一或多者的任何或所有组合。
另外，即使明确叙述引入权利要求叙述的特定数目，将理解，此叙述应被解释为意味着至少所叙述数目个(例如，无其它修饰语的纯叙述“两个叙述”意味着至少两个叙述，或两个或更多个叙述)。此外，在其中使用类似于“A、B及C等中的至少一者”或“A、B及C等中的一或多者”的惯例的那些例子中，一般来说此构造希望包含仅A、仅B、仅C、A及B一起、A及C一起、B及C一起，或A、B及C一起，等等。举例来说，术语“及/或”的使用希望以此方式解释。
此外，无论是在描述、权利要求书还是图式中，呈现两个或更多个替代项的任何转折词或短语应被理解为考虑包含其中一项、任一项或两项的可能性。举例来说，短语“A或B”应理解为包含“A”或“B”或“A及B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用以表示元件的特定顺序或数目。一般来说，术语“第一”、“第二”、“第三”等作为通用标识符用于区分不同元件。在没有展示术语“第一”、“第二”、“第三”等表示特定顺序的情况下，这些术语不应理解为表示特定顺序。此外，在没有展示术语“第一”、“第二”、“第三”等表示特定数目个元件的情况下，不应将这些术语理解为表示特定数目个元件。
以上描述并在附图中说明的本公开的实施例不限制本公开的范围，本公开的范围由所附权利要求书及其合法等效物的范围所涵盖。任何等效实施例在本公开的范围内。实际上，除本文中展示及描述的那些修改之外的本公开的各种修改(例如所描述的元件的替代有用组合)根据所述描述对于所属领域的技术人员来说将是显而易见的。此类修改及实施例也落入所附权利要求书及等效物的范围内。

Claims (21)

1.一种半导体装置，其包括：
半导体裸片，其包括：
存储器阵列区域，其包括：
数个存储器单元；及
数个阵列垫，其经配置以接收输入电压；及
外围区域，其包括用于向所述存储器阵列区域提供数据输入及数据输出路径的数个外围垫。
2.根据权利要求1所述的半导体装置，其中所述存储器阵列区域包括阵列重布层，所述阵列重布层经配置以将所述数个阵列垫以各种方式电连接到所述数个存储器单元。
3.根据权利要求2所述的半导体装置，其中所述外围区域包含数个外围电路及经配置以将所述数个外围垫以各种方式电连接到所述数个外围电路的外围重布层，且其中所述阵列重布层与所述外围重布层电隔离。
4.根据权利要求1所述的半导体装置，其中所述外围区域经布置成邻近所述半导体装置的第一边缘，并且所述数个阵列垫经布置成邻近于所述半导体装置的第二边缘，所述第二边缘垂直于所述第一边缘。
5.根据权利要求4所述的半导体装置，其中所述存储器阵列区域包括阵列重布层，所述阵列重布层经配置以将所述数个阵列垫以各种方式电连接到所述数个存储器单元，且所述阵列重布层包含数个阵列分布导体，所述数个阵列分布导体在平行于所述第一边缘的方向上在所述存储器阵列区域之上延伸。
6.根据权利要求1所述的半导体装置，其中所述外围区域包含数个外围电路及经配置以将所述数个外围垫以各种方式电连接到所述数个外围电路的外围重布层。
7.根据权利要求1所述的半导体装置，其中所述外围区域包括以下中的一或多者：数据总线缓冲器、地址输入电路、命令输入电路、时钟输入电路、电压输入电路及数据输出电路。
8.一种半导体装置，其包括：
外围区域，其邻近所述半导体装置的第一边缘布置；及
存储器阵列区域，其包括：
存储器单元；
阵列垫，其经配置以接收输入电压，所述阵列垫经布置成邻近所述半导体装置的第二边缘，所述第二边缘垂直于所述第一边缘；及
阵列分布导体，其经配置以将所述存储器单元电连接到所述阵列垫。
9.根据权利要求8所述的半导体装置，其中所述外围区域包括：
外围电路；
外围垫；及
外围分布导体，其经配置以将所述外围电路电连接到所述外围垫。
10.根据权利要求9所述的半导体装置，其中所述外围电路包括以下中的一或多者：地址输入电路、命令输入电路、时钟输入电路、电压输入电路或数据输出电路。
11.根据权利要求9所述的半导体装置，其中所述阵列分布导体与所述外围分布导体电隔离。
12.根据权利要求8所述的半导体装置，其中所述存储器阵列区域包括数据电路，并且所述阵列分布导体经配置以将所述数据电路电连接到所述阵列垫。
13.根据权利要求12所述的半导体装置，其中所述数据电路包括以下中的一或多者：数据总线缓冲器、数据放大器、感测放大器及错误校正电路。
14.根据权利要求12所述的半导体装置，其中所述阵列分布导体在平行于所述第一边缘的方向上在所述阵列垫与所述数据电路之间延伸。
15.根据权利要求8所述的半导体装置，所述存储器阵列区域包括：
第二存储器单元；
第二阵列垫，其邻近于所述第二边缘布置；及
阵列重布层，其经配置以将所述第二存储器单元电连接到所述第二阵列垫，所述阵列分布导体是所述阵列重布层的部分。
16.根据权利要求15所述的半导体装置，所述外围区域包括外围重布层，所述外围重布层经配置以将第一外围电路电连接到第一外围垫并且将第二外围电路电连接到第二外围垫，所述外围重布层与所述阵列重布层电隔离。
17.根据权利要求8所述的半导体装置，其中所述第二边缘的长度比所述第一边缘的长度更长。
18.一种半导体装置封装，其包括：
第一半导体装置及第二半导体装置，所述第一半导体装置及所述第二半导体装置中的每一者包括：
第一边缘；
第二边缘，其垂直于所述第一边缘；
外围区域，其经布置成邻近所述第一边缘，所述外围区域包含数个外围垫；及
存储器阵列区域，其包括：
数个存储器单元；
数个阵列垫，其邻近所述第二边缘布置；及
阵列重布层，其经配置以将所述数个存储器单元以各种方式电连接到所述数个阵列垫；且
其中所述第二半导体装置堆叠在所述第一半导体装置上方，使得所述第二半导体装置的所述第一边缘与所述第一半导体装置的所述第一边缘相对，并且所述第二半导体装置的所述第二边缘与所述第一半导体装置的所述第二边缘相对。
19.根据权利要求18所述的半导体装置封装，其中所述第二半导体装置从所述第一半导体装置偏移，使得所述第二半导体装置不在所述第一半导体装置的所述数个外围垫及所述第一半导体装置的所述数个阵列垫中的任一者正上方，并且所述第一半导体装置不在所述第二半导体装置的所述数个外围垫及所述第二半导体装置的所述数个阵列垫中的任一者正下方。
20.根据权利要求18所述的半导体装置封装，其进一步包括：
第三半导体装置，其包括：
第一边缘；
第二边缘，其垂直于所述第三半导体装置的所述第一边缘；
外围区域，其经布置成邻近于所述第三半导体装置的所述第一边缘，所述第三半导体装置的所述外围区域包含数个外围垫；及
存储器阵列区域，其包括：
数个存储器单元；
数个阵列垫，其经布置成邻近于所述第三半导体装置的所述第二边缘；及
阵列重布层，其经配置以将所述第三半导体装置的所述数个存储器单元以各种方式电连接到所述第三半导体装置的所述数个阵列垫；且
其中所述第三半导体装置堆叠在所述第二半导体装置上方，使得所述第三半导体装置的所述第一边缘与所述第二半导体装置的所述第一边缘相对，并且所述第三半导体装置的所述第二边缘与所述第二半导体装置的所述第二边缘相对。
21.一种电子系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括：
半导体裸片，其包括：
存储器阵列区域，其包括：
至少一个存储器单元；及
至少一个阵列垫，其经配置以接收用于所述至少一个存储器单元的电力；及
外围区域，其包括至少一个外围垫，所述至少一个外围垫经配置以向所述至少一个存储器单元提供数据并从所述至少一个存储器单元接收数据。
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