CN109891586A - 与外部端子接线 - Google Patents

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Abstract

本发明描述用于提供半导体装置的外部端子的设备。实例设备包含：衬垫形成区域，其包含安置在所述设备的边缘处的多个衬垫；外围电路区域，其包含耦合到存储单元阵列的多个电路块，所述多个电路块中的每一电路块包含相对于每一电路块安置在与所述衬垫形成区域相对的侧处的通孔；及多个导体，每一导体将所述通孔耦合到所述对应衬垫，且至少部分地跨越所述外围电路区域中在包括所述通孔的所述电路块外部的区域。

Description

与外部端子接线
背景技术
高数据可靠性，高速存储器存取，减小芯片大小及降低功率消耗是半导体存储器所需的特征。
在用于半导体装置的常规外围电路中，例如，衬垫及数据队列电路(或数据输入/输出电路)以对应方式跨越层布置。数据队列电路或数据输入/输出电路在下文中统称为“DQ电路”。图1为半导体装置中围绕外部端子的外围电路的示意图。经配置以耦合到半导体装置外部的外部电路的每一衬垫位于其相应的DQ电路附近(例如，紧邻其上方)，以便保持衬垫与DQ电路之间的布线的长度相同，所述长度足够短以具有相同的低阻抗。近年来，已努力减小由包含在存储装置的半导体管芯上的外围电路占据的外围电路区域的面积。例如，每一DQ电路的大小变得更小，以便通过更短的布线(例如，向DQ电路提供时钟信号的时钟信号线CLK)来改进更快操作的驱动能力。
发明内容
根据本发明的实施例的实例设备可包含半导体芯片。半导体芯片可包含：限定半导体芯片的终端的边缘；沿着边缘的衬垫形成区域；电路块；及分布导体。衬垫形成区域可包含沿着边缘布置的多个衬垫。电路块可包含晶体管，耦合到所述晶体管的通孔，且与晶体管相关联的第一电路。分布导体可将通孔耦合到多个衬垫中的对应一者。第一电路可在衬垫形成区域与通孔之间位移。
根据本发明的实施例的实例性半导体芯片可包含：衬垫，其可包含在衬垫形成区域中且可耦合到外部电路；以及第一电路，其可包含耦合到衬垫的通孔。通孔可沿着第一电路的第一侧安置，第一侧与第一电路的第二侧相对。衬垫形成区域可沿着第一电路的第二侧延伸。
根据本发明的实施例的另一实例装置可包含衬垫形成区域，所述衬垫形成区域可包含安置在设备的边缘处的多个衬垫；外围电路区域，其可包含耦合到存储单元阵列的多个电路块，其中所述多个电路块中的每一电路块可包含相对于每一电路块安置在与衬垫形成区域相对的侧处的通孔；及多个导体，每一导体可将通孔耦合到对应衬垫，且可至少部分地跨越外围电路区域中在包括通孔的电路块外部的区域。
附图说明
图1为半导体装置中的外部端子周围的现有技术外围电路的示意图。
图2为根据本发明的半导体装置的框图。
图3为根据本发明的一个实施例的半导体装置的布局图。
图4为根据本发明的半导体装置中的外部端子周围的电路的示意图。
图5A为根据本发明的半导体装置中的DQ电路的框图。
图5B为根据本发明的一个实施例的包含半导体装置中的DQ电路及衬垫的布局图。
图6为根据本发明的一个实施例在半导体装置中包含多个DQ电路、DQS电路及在多个DQ电路以及DQS电路上面的多个衬垫的布局图。
图7为根据本发明的半导体装置中的DQ电路中的输出缓冲器中的单元电路的电路图。
图8为根据本发明的半导体装置中的外部端子周围的电路的示意图。
具体实施方式
下面将参考附图详细说明本发明的各种实施例。以下详细描述参考附图，附图通过说明的方式展示可实践本发明的具体方面及实施例。足够详细地描述这些实施例，以使得所属领域的技术人员能够实践本发明。可使用其它实施例，且可在不脱离本发明的范围的情况下进行结构、逻辑及电气改变。本文中所揭示的各种实施例不必相互排斥，因为一些所揭示的实施例可与一或多个其它所揭示的实施例组合以形成新的实施例。
如先前所描述，每一DQ电路的大小已变得更小；然而，减小每一衬垫的大小仍然具有挑战性。由于衬垫与DQ电路之间的大小差异，DQ电路之间以及DQ电路与衬垫之间的布线更长。由于每一布线的固有阻抗根据其长度，较长的布线往往导致较高的功率消耗。
图2为根据本发明的一个实施例的半导体装置10的框图。例如，半导体装置10可为集成到单个半导体芯片中的DDR4SDRAM。半导体装置10可安装在外部衬底2上，所述外部衬底为存储器模块衬底、母板等。外部衬底2采用外部电阻器RZQ，其连接到半导体装置10的校准端子ZQ 27。外部电阻器RZQ为ZQ校准电路38的参考阻抗。在本实施例中，外部电阻器RZQ耦合到接地电势。
如图2中所展示，半导体装置10包含存储单元阵列11。存储单元阵列11包含多个存储体，每一存储体包含多个字线WL，多个位线BL，以及布置在多个字线WL及多个位线BL的交叉点处的多个存储单元MC。字线WL的选择由行解码器12执行，且位线BL的选择由列解码器13执行。感测放大器18耦合到对应位线BL并连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作开关的传输门TG 19连接到主IO线对MIOT/B。
转到对包含在半导体装置10中的多个外部端子的解释，多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24、电源端子25及26，以及校准终端ZQ27。根据一个实施例，输入信号块41可包含地址端子21，命令端子22及时钟端子23可包含稍后将描述的输入缓冲器。数据接口块42包含数据终端24。数据端子24可耦合到输出缓冲器以用于存储器的读取操作。替代地，数据端子24可耦合到输入缓冲器用于存储器的读取/写入存取。图2展示动态随机存取存储器(DRAM)的实例，然而，可包括具有用于信号输入/输出的外部端子的任何装置作为本发明的实施例的外部端子。
地址端子21经供应有地址信号ADD及存储体地址信号BADD。提供应到地址端21的地址信号ADD及存储体地址信号BADD经由地址输入电路31传送到地址解码器32。地址解码器32接收地址信号ADD并将经解码的行地址信号XADD提供到行解码器12，且将经解码的列地址信号YADD提供到列解码器13。地址解码器32还接收存储体地址信号BADD，并将存储体地址信号BADD供应到行解码器12、列解码器13及开关控制电路14。
向命令端子22供应命令信号COM。命令信号COM可包含一或多个单独的信号。输入到命令端子21的命令信号COM经由命令输入电路33输入到命令解码器34。命令解码器34对命令信号COM进行解码以生成各种内部命令信号。例如，内部命令可包含用于选择字线的行命令信号及用于选择位线的列命令信号(例如读取命令或写入命令)，以及提供到ZQ校准电路38的校准信号ZQC。
因此，当发出读取命令且及时向行地址及列地址供应读取命令时，从由这些行地址及列地址指定的存储单元阵列11中的存储单元MC读取读取数据。读取数据DQ经由读取/写入放大器15和输入/输出电路17从数据端子24外部输出。类似地，当发布写入命令且向行地址及列地址及时供应此命令，且然后将写入数据DQ供应到数据端子24，将写入数据DQ经由输入/输出电路17及读取/写入放大器15供应到存储单元阵列11并写入由行地址及列地址指定的存储单元MC中。
分别向时钟端子23供应外部时钟信号CK及/CK。这些外部时钟信号CK及/CK彼此互补且供应到时钟输入电路35。时钟输入电路35接收外部时钟信号CK及/CK，并生成内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟发生器36，且因此基于所接收的内部时钟信号ICLK及来自命令输入电路33的时钟使能信号CKE生成相位控制的内部时钟信号LCLK。虽然不限于此，但是DLL电路可用作内部时钟发生器36。相位控制的内部时钟信号LCLK被供应到输入/输出电路17，并用作用于确定读取数据DQ的输出定时的定时信号。内部时钟信号ICLK也被供应到定时发生器37，且因此可生成各种内部时钟信号。
向电源端子25供应电源电势VDD及VSS。这些电源电势VDD及VSS被供应到内部电源电路39。内部电源电路39基于电源电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等及参考电势ZQVREF。内部电势VPP主要用于行解码器12，内部电势VOD及VARY主要用于包含在存储单元阵列11中的感测放大器18中，且内部电势VPERI用于许多其它电路块中。参考电势ZQVREF用于ZQ校准电路38中。
向电源端子26供应电源电势VDDQ及VSSQ。这些电源电势VDDQ及VSSQ被供应到输入/输出电路17。电源电势VDDQ及VSSQ可分别与供应到电源端子25的电源电势VDD及VSS的电势相同。然而，电源电势VDDQ及VSSQ可用于输入/输出电路17，使得由输入/输出电路17生成的电源噪声不会传播到其它电路块。
校准端子ZQ连接到校准电路38。当由校准信号ZQ_COM激活时，校准电路38参考外部电阻Re的阻抗及参考电势ZQVREF执行校准操作。通过校准操作获得的阻抗代码ZQCODE供应到输入/输出电路17，且因此指定输入/输出电路17中包含的输出缓冲器(未展示)的阻抗。
图3为根据本发明的一个实施例的半导体装置10的布局图。半导体装置10可具有边缘50a、50b、50c及50d，其界定半导体装置10的端部。边缘50b及50d可沿着第一方向57a延伸，且边缘50a及50c可沿着第二方向57b延伸，所述第二方向基本垂直于第一方向57a。例如，图3可为从垂直于第一方向57a及第二方向57b的第三方向(未展示)的半导体装置10的布局的平面图，包含电路及阵列区域。半导体装置10可包含衬垫形成区域51、外围电路区域52及按此顺序在第一方向57a上对准的存储单元阵列区域53。图2中的数据接口块42可沿着边缘50a安置在衬垫形成区域51上。外围电路区域52可安置在衬垫形成区域51及存储单元阵列区域53之间。衬垫形成区域51可包含沿着边缘50a安置的多个衬垫54。例如，多个衬垫54可包含图2中的外部端子24及电源端子26。存储单元阵列区域53可包含例如图2中的存储单元阵列11。
图4为根据本发明的一个实施例的半导体装置10中的外部端子周围的电路的示意图。例如，图4可为从第三方向(未展示)的半导体10中的外部端子周围的电路的平面图。半导体装置10可在第一方向57a上包含衬垫形成区域51、外围电路区域52及存储单元阵列区域53。衬垫形成区域51上的多个衬垫54可沿着边缘50a安置，所述边缘沿着第二方向57b延伸，所述第二方向基本上垂直于第一方向57a。多个衬垫54可包含用于读取或写入8位数据的数据队列(DQ0到DQ7)的DQ0到DQ7衬垫，用于接收第一电源电压(VDD)的多个VDDQ衬垫，用于接收第二电源电压(VSS，例如接地电压)的多个VSS衬垫，用于接收真实且互补数据选通信号(DQS_t及DQS_c)的DQS_t衬垫及DQS_c衬垫，以及用于接收数据屏蔽(DM)信号的DM衬垫。多个电路块，包含在第二方向57b上对准的用于读取或写入8位数据的数据队列(DQ0到DQ7)的数据队列(DQ)电路60，数据选通(DQS)电路60'及数据屏蔽(DM)电路60"，可跨衬垫形成区域51及外围电路区域52安置。沿着第二方向57b的边缘50a的多个衬垫54的总宽度可基本上大于沿着第二方向57b的边缘50a的多个DQ电路60、60'及60"的总宽度。多个DQ电路中的每一DQ电路60可包含沿着每一DQ电路60的第一侧安置的多个通孔，所述第一侧与每一DQ电路60的第二侧相对。衬垫形成区域51沿着多个DQ电路60、60'及60"的第二侧延伸。例如，多个通孔中的每一通孔可通过对应布线56耦合到多个对应衬垫54中的对应衬垫。例如，布线56可为由分布导电层(例如，嵌入式再分布层[iRDL])制成的导体。例如，DQ1的DQ1电路60可包含通孔55a及通孔55b。通孔55a可耦合到用于DQ1的衬垫54(DQ1衬垫)，且通孔55b可耦合到用于VSS的衬垫54(VSS衬垫)。横截面100可由DQ1衬垫54与通孔55a之间的线以及在第三方向上延伸的线的宽度限定，所述第三方向垂直于第一方向57a及第二方向57b。横截面100可在本发明中稍后提及。每一布线56可跨越对应电路块外部的区域。例如，耦合DQ1衬垫54及通孔55a的布线56可跨过用于DQ1的DQ0电路60及电路块外部的区域。例如，DQ5衬垫54可安置在为DQ5电路60的相邻电路块的DQ4的DQ4电路60及为与DQ4电路60的相邻电路块DM电路60"上面且跨越其的区域中。因此，在DQ5电路60中耦合DQ5衬垫及用于DQ5的通孔55的布线56可跨过相邻的DQ4电路60。DQ6衬垫54可安置在DQ5电路60上面的区域中，且耦合DQ6衬垫54及DQ6电路60的布线56可跨越DQ6电路60及相邻DQ5电路60的至少部分。
图5A为根据本发明的半导体装置10中的DQ电路60的框图。例如，DQ电路60可经由读取数据路径60a执行从存储单元阵列区域53中的多个存储单元到通孔1 55a的数据的读取操作。DQ电路60可经由写入数据路径60b执行从通孔1 55a到存储单元阵列区域53中的多个存储单元的数据的写入操作。通孔2 55b可经定位靠近通孔1 55a，然而，通孔2 55b可耦合到VDDQ衬垫或VSS衬垫以接收电源电压，且因此在DQ电路60外部。
例如，读取数据路径60a可包含读取数据存储电路(RDSC)61、读取时钟同步电路(RCSC)62、驱动器电路(DC)63、输出缓冲器(OB)68及输出ESD(静电放电)保护电路(OEP)68'。读取数据存储电路(RDSC)61可接收从存储单元阵列区域53中的多个存储单元读取的数据并存储所述数据。例如，读取时钟同步电路(RCSC)62可接收用于读取操作(读取CLK)的时钟信号及来自读取数据存储电路(RDSC)61的数据。读取时钟同步电路(RCSC)62可将多个位中的数据并行地转换成呈时间顺序(以串行格式)的数据，并使用读取CLK信号提供呈时间顺序的数据。驱动器电路(DC)63可至少部分地基于校准信号ZQ(例如，经由图2中的校准终端ZQ 27)来调整输出缓冲器(OB)68的通过率。输出缓冲器(OB)68可将呈串行格式的数据提供到通孔1 55a。输出ESD保护电路(OEP)68'可保护从输出缓冲器(OB)68发射到通孔155a的数据免受静电电荷引起的故障。
例如，写入数据路径60b可包含写入数据驱动电路(WDDC)64，写入时钟同步电路(WCSC)62、定时调整电路(TAC)66、输入缓冲器(IB)67及输入ESD保护电路(IEP)67'。输入ESD保护电路(IEP)67'可保护从通孔1 55a发射到输入缓冲器(IB)67的数据免受静电电荷引起的故障。输入缓冲器(IB)67可接收来自通孔1 55a的数据、参考电压REF及数据选通时钟信号(DQS CLK)。响应于数据选通时钟信号(DQS CLK)，输入缓冲器(IB)67可使用参考电压(VREF)锁存来自通孔1 55a的数据以确定数据的值(例如，逻辑高电平或逻辑低水平)。考虑到数据建立时间tDS及数据保持时间tDH，时间调整电路(TAC)66可调整定时以将来自输入缓冲器(IB)67的数据提供到写入数据路径60b的后级。例如，数据建立时间tDS可描述数据选通信号DQS的上升沿及下降沿的衬垫54处的输入数据引脚的建立时间。数据保持时间tDS可描述数据选通信号DQS的上升沿及下降沿的衬垫54处的输入数据引脚的保持时间。例如，写入时钟同步电路(WCSC)65可接收用于写入操作的时钟信号(写CLK)及来自时间调整电路(TAC)66的数据。写入时钟同步电路(WCSC)65可将呈串行格式的数据转换为并行多个位的数据，且响应于写入CLK信号将并行多个位的数据提供到写入数据驱动电路(WDDC)64。写入数据驱动器电路(WDDC)64可包含多个驱动器，其可将并行的数据提供到存储单元阵列区域53中的存储单元。
图5B为根据本发明的一个实施例的包含半导体装置10中的DQ电路60及衬垫54的布局图。例如，图5B可为从垂直于第一方向57a及第二方向57b的第三方向(未展示)的半导体装置10中的DQ电路60、衬垫54、通孔1 15a及通孔2 55b的布局的平面图。例如，DQ电路60可为图5A中的DQ电路60。例如，读取数据存储电路(RDSC)61及写入数据驱动器电路(WDDC)64可安置在衬垫54下方，衬垫54耦合到图4中的多个DQ电路60、DQS电路60'及DM电路60中的一者。例如，多个DQ电路60、DQS电路60'及DM电路60"中的一者可跨衬垫形成区域51及外围电路区域52安置。写入数据驱动电路(WDDC)64及读取数据存储电路(RDSC)61的至少部分可形成在衬垫形成区域51中。
例如，读取时钟同步电路(RCSC)62可安置靠近定位在第一方向57a上的读取数据存储电路(RDSC)61。驱动电路(DC)63可安置靠近位于第一方向57a上的读取时钟同步电路(RCSC)62。输出缓冲器(OB)68可安置在第一方向57a上的驱动器电路(DC)孔63与在通孔155a下面的输出ESD保护电路(OEP)68'之间。因此，读取数据路径60a的电路组件，包含读取数据存储电路(RDSC)61、读取时钟同步电路(RCSC)62、驱动器电路(DC)63、输出缓冲器(OB)68及输出ESD保护电路(OEP)68'可安置在衬垫54与通孔1 55a之间的区域中，如从第三方向观察。
例如，写入时钟同步电路(WCSC)65可安置靠近定位在第一方向57a上的读取数据存储电路(RDSC)61。定时调整电路(TAC)66可安置靠近位于第一方向57a上的写入时钟同步电路(WCSC)65。输入缓冲器(IB)67可安置在第一方向57a上的定时调节电路(TAC)66与位于通孔2 55b下面的VDDQ/VSS ESD保护电路(VVEP)69的第一方向57a上的输入ESD保护电路(IEP)67'之间，所述输入ESD保护电路可保护来自通孔2 55b的电压信号(具有电源电势VDDQ或VSS)免受静电电荷引起的故障。例如，通孔1 55a可位于来自通孔2 55b的第二方向57b上，且输出ESD保护电路(OEP)68'可位于来自VDDQ/VSS ESD保护电路(VVEP)69的第二方向57b上。因此，写入数据路径60b的电路组件，包含写入数据驱动器电路(WDDC)64、写入时钟同步电路(WCSC)65、定时调整电路(TAC)63、输入缓冲器(IB)67及输入ESD保护电路(IEP)67'可安置在衬垫54与通孔2 55b之间的区域中，如从第三方向观察。
图6为根据本发明的一个实施例在半导体装置10中包含多个DQ电路60、DQS电路60'及在多个DQ电路60以及DQS电路60'上面的多个衬垫54的布局图。例如，图6可为从第三方向(未展示)在半导体装置10中的多个DQ电路60及DQS电路60'上面的多个衬垫54的平面图。多个衬垫54可包含DQS_t衬垫54a及DQS_c衬垫54b，其可位于用于DQ0的DQ电路60的读取数据存储电路(RDSC)及写入数据驱动器电路(WDDC)上面。多个衬垫54可包含DQS_c衬垫及VSS衬垫，其可位于用于DQ1的DQ电路60的读取数据存储电路(RDSC)及写入数据驱动器电路(WDDC)上面。多个衬垫54可包含VSS衬垫，DQ4衬垫及可位于DQS电路60'上面的VDDQ衬垫。多个衬垫54可包含VDDQ衬垫及DQ7衬垫，其可位于用于DQ7的DQ电路60的读取数据存储电路(RDSC)及写入数据驱动器电路(WDDC)上面。如先前在图4中所展示，用于DQ0的DQ电路60上面的DQS_t衬垫54a可耦合到DQS电路60'中的通孔55c，且用于DQ0及DQ1的DQ电路60上面的DQS_c衬垫54b可耦合到DQS电路60'中的通孔55c。写入时钟线(写入CLK)可耦合到DQ电路60中的写入时钟同步电路(WCSC)以提供用于写入操作的时钟信号(写入CLK)。读取时钟线(读取CLK)可耦合到DQ电路60中的读取时钟同步电路(RCSC)以提供用于读取操作的时钟信号(读取CLK)。数据选通时钟信号(DQS CLK)可经由数据选通时钟线(DQS CLK)从DQS电路60'提供到DQ电路60中的输入缓冲器(IB)。
DQ电路60可位于DQ电路50中的衬垫与通孔之间，如从第三方向所观察，其中衬垫可耦合到不在衬垫下面的DQ电路60。换句话说，如从第三方向观察，耦合到DQ电路60的衬垫可位于DQ电路60的外部。
图7为根据本发明的半导体装置10中的DQ电路60中的输出缓冲器68中的单元电路70的电路图。例如，图5A及5B中的输出缓冲器68可包含多个单元电路70(未展示)。每一单元电路70可包含多个晶体管电路，以便表示基于ZQ校准的期望输出阻抗及基于通过速率校准的期望通过率，如通过驱动器电路(DC)63调整。例如，输出缓冲器68的单元电路70可包含在电源电势VDDQ与VSS之间依次串联耦合的接收调整信号(adj-sig)的晶体管T1，接收控制信号(ctrl-sig)的晶体管T2，上拉电阻器R1，下拉电阻器R2及接收下拉控制信号(PullDownctrl-sig)的晶体管T3。例如，晶体管T1、T2及T3中的一者可为N沟道型。耦合上拉晶体管R1及下拉晶体管R2的节点可耦合到通孔55，所述通孔可进一步耦合到读出数据的DQ(例如，DQ0、DQ1、…、DQ7)的衬垫54。
图8为根据本发明的半导体装置中的外部端子周围的电路的示意图。例如，图8可为沿着图4中的横截面100的半导体10中的外部端子周围的电路的横截面图。半导体10可包含半导体衬底89，使半导体衬底89与多层布线结构中的多个布线层(包含第一层布线层81到第四层布线层84)绝缘的绝缘材料87、导体85以及钝化层86。第一层布线层81到第四层布线层84的每一层可包含用于形成导电布线的金属层及作为绝缘体以将金属层与其它布线层的金属层隔离的层间绝缘膜。金属层中的电路元件及另一布线层的金属层中的另一元件可通过接触插塞和/或导电通孔耦合。可通过第一层布线层81到第四层布线层84提供DQ电路60、DQS电路60'及DM电路60'。
表1展示布线层的材料及厚度的实例。
表1
例如，DQ电路60中的晶体管的栅极91a可安置在绝缘材料87中，且晶体管的源极/漏极扩散(源极或漏极区域)91b可安置在半导体衬底89中。源极/漏极扩散区91b中的一者可经由接触插塞880、低导电率金属层(金属0，低导电率材料，例如钨)81a及导电插塞881耦合到由第二层布线层82中的高导电率金属层(金属1，高导电率材料，例如铜)82a制成的电路元件。金属层(金属1)82a中的电路元件可耦合到由金属层(金属0)81a制成的导体。金属层(金属0)81a通常非常薄，具有高阻抗，例如钨，其经由另一接触插塞881形成在第一层布线层81中。导体可为例如上拉电阻器R1或下拉电阻器R2。第一层间绝缘膜81b可覆盖由金属层(金属0)81a制成的导体，包含上拉电阻器R1或下拉电阻器R2。电阻器可耦合到由第二层布线层82中的金属层(金属1)82a制成的另一导体。第二层间绝缘膜82b可覆盖由金属层(金属1)82a制成的另一导体。由金属层(金属1)82a制成的另一导体可通过导电通孔882耦合到由第三层布线层83中的高导电性金属层(金属2，高导电率材料，例如铜)83a制成的电路元件。第三层间绝缘膜83b可覆盖由金属层(金属2)83a制成的电路元件。电路元件可耦合到由在第四层布线层84中的中间导电率金属层(金属3，中间导电率材料，例如铝)84a制成的通孔1 55。第四层间绝缘膜84b可覆盖由金属层(金属3)84a制成的通孔1 55。以此方式，半导体衬底89中的DQ电路60中的晶体管的源极或漏极区91b可经由接触插头880及881以及接触通孔882穿过第一层布线层81到第四层布线层84耦合到第四层布线层84中的通孔1 55。类似地，由第四层布线层84中的金属层(金属3)84a制成的DQ电路60及DQS电路61中的通孔55可经由导电插塞及导电通孔耦合到半导体衬底89中的晶体管。
第四层布线层84可包含第四层间绝缘膜84b，通常非常厚，覆盖金属层(金属3)84a。第四层间绝缘膜84b可具有孔，且由金属层(金属3)84a制成的通孔1 55可在孔处与导体85接触。导体85可由分布导电层(例如，嵌入式再分布层[iRDL])制成，所述分布导电层形成在第四层布线层处的层间绝缘膜上。例如，分布导电层可由中级导电率材料制成，例如铝，厚度大约为4.5um。例如，导体85可具有大约8um的宽度，以便减小导体85的阻抗。DQ衬垫54(例如，DQ1衬垫54)可安置在导体85上，由聚酰亚胺(PI)制成的钝化层86围绕。因此，可减小最长导体85的阻抗，例如图4中的DQ0衬垫54与用于DQ0的DQ电路60的通孔55之间的布线56，且可进一步减小最短导体85的阻抗，例如DQ7衬垫54与用于DQ7的DQ电路60的通孔55之间的布线56。因此，DQ0到DQ7的读取数据路径60a或写入数据路径60b(如图5A中所展示)的阻抗差可在可接受的范围内减小。
虽然导体85的阻抗取决于厚度、宽度及/或材料，但当金属层(金属3)84a及导体85可形成为彼此接近时，可能控制导体85的厚度，而不是导体85的宽度。例如，导体85的厚度可为金属层(金属3)84a的多倍(例如，至少5倍)或更多。如上文所论述，由于导体85可形成为具有增加的厚度，因此可能希望使用制造机器来形成分布导电层的导体85，所述制造机器独立于用于形成多个布线层(包括第一层布线层81到第四层布线层84)的工艺的机器专用于iRDL形成工艺。
尽管已在某些优选实施例及实例的背景下揭示本发明，但所属领域的技术人员将理解，本发明超出具体公开的实施例扩展到本发明的其它替换实施例及/或用途以及其明显的修改及其等效物。另外，基于本发明内容，所属领域的技术人员将容易明白在本发明范围内的其它修改。还预期，可进行实施例的具体特征及方面的各种组合或子组合且仍然在本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代，以便形成所揭示发明的各种模式。因此，意图是本文中所揭示的至少一些本发明的范围不应受上述特定的所揭示实施例的限制。

Claims (20)

1.一种包括半导体芯片的设备，其中所述半导体芯片包括：
边缘，其限定所述半导体芯片的终端；
衬垫形成区域，其沿着所述边缘，所述衬垫形成区域包含沿着所述边缘布置的多个衬垫；
电路块，其包括晶体管，耦合到所述晶体管的通孔，以及与所述晶体管相关联的第一电路；及
分布导体，其将所述通孔耦合到所述多个衬垫中的对应一者，
其中所述第一电路在所述衬垫形成区域与所述通孔之间位移。
2.根据权利要求1所述的设备，其中所述晶体管布置在所述第一电路与所述通孔之间。
3.根据权利要求1所述的设备，
其中所述电路块进一步包括与所述第一电路相关联的第二电路；及
其中所述第二电路形成在所述多个衬垫中的至少一个衬垫下方的所述衬垫形成区域中。
4.根据权利要求3所述的设备，其中所述多个衬垫中的所述至少一者与所述多个衬垫中的所述对应者不同，且所述多个衬垫中的所述对应者定位远离所述电路块。
5.根据权利要求1所述的设备，
其中所述半导体芯片进一步包括多层布线结构，
其中所述多层布线结构至少包括第一层布线层及第二层布线层，所述第一层布线层包含一或多个第一导体及覆盖所述一或多个第一导体的第一层间绝缘膜，且所述第二层布线层包含一或多个第二导体及覆盖所述一或多个第二导体的第二层间绝缘膜，且
其中所述分布导电层的厚度大于所述一或多个第一及第二导体中的每一者。
6.根据权利要求5所述的设备，其中所述分布导电层的厚度为所述一或多个第一及第二导体中的每一者的至少五倍厚。
7.根据权利要求5所述的设备，其中所述分布导电层的厚度为所述一或多个第一及第二导体中的每一者的超过五倍厚。
8.根据权利要求1所述的设备，其中所述衬垫及所述导体由分布导电层制成。
9.根据权利要求8所述的设备，其中所述分布导电层由中间导电率材料制成。
10.一种半导体芯片，其包括：
衬垫，其包含在衬垫形成区域中，所述衬垫经配置以耦合到外部电路；及
第一电路，其包括耦合到所述衬垫的通孔，
其中所述通孔沿着所述第一电路的第一侧安置，所述第一侧与所述第一电路的第二侧相对，其中所述衬垫形成区域沿着所述第一电路的所述第二侧延伸。
11.根据权利要求10所述的半导体芯片，其进一步包括：
分布导电层，其包括所述衬垫及耦合所述衬垫及所述通孔的导体；
第一布线层，其包括第一金属层；及
第二布线层，其在所述第一布线层与所述分布导电层之间，包括第二金属层，
其中所述通孔由所述第二金属层制成。
12.根据权利要求11所述的半导体芯片，其中所述第二金属层由中间导电率材料制成。
13.根据权利要求11所述的半导体芯片，其中所述第一电路的至少部分安置在所述第一布线层上。
14.根据权利要求13所述的半导体芯片，其进一步包括半导体衬底，所述半导体衬底相对于所述第一布线层位于所述第二布线层的相对侧处，
其中所述第一电路包括至少部分地由所述半导体衬底制成的至少一个晶体管。
15.根据权利要求11所述的半导体芯片，其中所述第一金属层由低导电率材料制成；且
其中所述第一电路包括由所述第一金属层制成的至少一个电阻器。
16.根据权利要求12所述的半导体芯片，其中所述第一电路包括：
读取路径，其包括第一转换电路，其经配置以从所述存储单元阵列接收第一读取数据，将并行的所述第一读取数据转换成串行的第二读取数据且经进一步配置以将所述第二读取数据提供到所述通孔；
写入路径，其包括第二转换电路的，其经配置以从所述通孔接收串行的第一写入数据，以将所述第一写入数据转换为并行的第二写入数据，且经进一步配置以将所述第二写入数据提供到所述存储单元阵列。
17.一种设备，其包括：
衬垫形成区域，其包含安置在所述设备边缘处的多个衬垫；
外围电路区域，其包含耦合到存储单元阵列的多个电路块，所述多个电路块中的每一电路块包括相对于每一电路块安置在与所述衬垫形成区域相对的侧处的通孔；及
多个导体，每一导体将所述通孔耦合到所述对应衬垫，且至少部分地跨越在包括所述通孔的所述电路块外部的所述外围电路区域中的区域。
18.根据权利要求17所述的设备，其中将所述通孔耦合到所述对应衬垫的每一导体跨越包括所述通孔的所述电路块的相邻电路块。
19.根据权利要求17所述的设备，其中沿着所述边缘的所述多个电路块的总宽度大于沿着所述边缘的所述多个衬垫的总宽度。
20.根据权利要求17所述的设备，其进一步包括时钟线，所述时钟线耦合到所述电路块的每一电路块且经配置以提供时钟信号。
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