CN103632718A - 非易失性半导体存储设备 - Google Patents

Abstract

公开了非易失性半导体存储设备。这种非易失性半导体存储设备包括配置成具有布置在其中的多个存储器垫的存储器单元阵列，每个存储器垫具有在其中位于第一条线和第二条线的交点处的存储器单元，存储器单元包括第一可变电阻元件。第三条线延伸穿过多个存储器垫。第二可变电阻元件连接在所述第三条线和多个存储器垫中的每一个存储器垫的第二条线之间。

Description

非易失性半导体存储设备

技术领域

本说明书中所描述的实施方式涉及非易失性半导体存储设备。

背景技术

近年来，作为充当大容量数据存储介质的文件存储器的一种候选，采用电阻变化元件的存储器已经受到了关注。作为用于瞄准采用这种电阻变化存储器的大容量储存器的通用配置的一个例子，提议采用交叉点类型单元结构的一种方法，其中在相交的位线和字线的交叉点处形成存储器单元。

这种交叉点类型配置的特征在于其配置性元件通常很简单。而且，与传统的存储器单元相比，在这种交叉点类型配置中，小型化很容易，具有位于阵列中的存储器单元的单元阵列的存储密度可以增加，而且，进一步在纵向方向上采用堆叠结构使得存储器容量密度显著增加。因此，这种交叉点类型配置具有能够容易地提高存储器单元阵列的集成度的优点。

在这种交叉点类型的电阻变化存储器中，为了实现更大的容量，存储器单元阵列必须更大。在这种情况下，它面对一些问题，诸如缺陷救援效率的降级、缺陷救援替换的降级、存储器单元阵列中的运行容限的降级和由于压降等造成的运行性能容限的降级。因此，在简单地通过单个阵列配置来实现更大容量方面存在许多问题。

因此，提议把存储器单元阵列分成多个存储器阵列以减轻这些不利影响。这种被划分的阵列的最小单元在这里假定被称为“存储器垫”。当多个存储器垫以这种方式存在于存储器单元阵列中时，链接在存储器垫之间的布线线路和用于控制这些布线线路的控制系统电路成为必需的。此时，需要在每个存储器垫中的本地布线线路和分布在多个存储器垫当中的全局布线线路之间切换连接。有一个问题是对应于用于这种类型的切换的电路和对应于其控制电路的电路面积增加了，导致芯片面积的增加，这又导致晶片上的芯片产量的降低。

发明内容

本发明的实施方式实现了能够减小电路面积的非易失性半导体存储设备。

以下描述的根据一种实施方式的非易失性半导体存储设备包括配置成具有布置在其中的多个存储器垫的存储器单元阵列，每个存储器垫具有在其中位于第一条线和第二条线的交点处的存储器单元，所述存储器单元包括第一可变电阻元件。第三条线延伸穿过所述多个存储器垫。第二可变电阻元件连接在第三条线和所述多个存储器垫中的每个存储器垫的第二条线之间。

通过该实施方式，可以实现电路面积的减小。

附图说明

图1是示出根据第一种实施方式的非易失性半导体存储设备的总体配置的框图。

图2是示出存储器单元阵列11的一部分的配置的立体图。

图3是示出存储器单元MC的配置的截面图。

图4是示出第一种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图5是示出根据第二种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的示意图。

图6是示出第二种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图7是示出根据第三种实施方式的非易失性半导体存储设备的总体配置的框图。

图8是示出第三种实施方式的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

图9是示出第一种实施方式的变型例的非易失性半导体存储设备中的存储器单元阵列11的配置的等效电路图。

具体实施方式

以下参考附图具体描述根据本发明实施方式的非易失性半导体存储设备。

[第一种实施方式]

[总体配置]

图1是根据第一种实施方式的非易失性存储器的框图。

这种非易失性存储器包括存储器单元阵列11。存储器单元阵列11由多个存储器垫MAT1~MATn配置成。

单个存储器垫MATi配置成具有在其中布置在矩阵中的多个存储器单元MC。存储器单元MC位于多条本地位线LBL和多条字线WL的交点处。注意，每个存储器垫MAT还包括与本地位线LBL正交并与字线WL平行延伸的选通线SGL。

此外，全局位线GBL布置成穿过这些多个存储器垫MAT1~MATn。稍后描述全局位线GBL和本地位线LBL之间的连接关系。

列控制电路12连接到全局位线GBL。列控制电路12控制全局位线GBL的电位，以执行存储器单元MC的数据擦除、对存储器单元MC的数据写入和从存储器单元MC的数据读取。而且，行控制电路13连接到字线WL。行控制电路13用来控制字线WL和选通线SGL的电位。这些列控制电路12和行控制电路13配置用于执行对存储器单元阵列11的数据读取/写入的数据读取/写入电路。

数据输入/输出缓冲器14连接到未说明的外部主机设备，以从该主机设备接收写数据、从该主机设备接收擦除命令、把读取的数据输出到该主机设备、以及从该主机设备接收地址数据或命令数据。数据输入/输出缓冲器14把从该主机设备接收到的写数据发送到列控制电路12并且接收从列控制电路12读出的要输出到外部的数据。

从外部主机设备提供给数据输入/输出缓冲器14的地址经由地址寄存器15发送到列控制电路12和行控制电路13。而且，从外部主机设备提供给数据输入/输出缓冲器14的命令被发送到命令接口16。命令接口16从外部接收外部控制信号，判断输入到数据输入/输出缓冲器14的数据是写数据还是命令或者是地址，而且，如果是命令的话，就接收数据并把数据作为命令信号传输到状态机17。

状态机17总体上执行该非易失性存储器的管理，并且从外部主机设备接收命令以执行数据读取、写入、擦除、输入/输出等的管理。此外，由状态机17管理的状态信息还有可能被外部主机设备接收，由此外部主机设备能够判断运行结果。而且，这种状态信息还被用于写入和擦除的控制。

此外，状态机17还控制脉冲发生器19。这种控制使得脉冲发生器19能够输出任意电压和任意定时的脉冲。现在，所形成的脉冲可被传输到由列控制电路12和行控制电路13选择的任意一条线。注意，除存储器单元阵列11之外的外围电路元件可在布线层中所形成的存储器单元阵列11正下方的硅（Si）衬底中形成，由此该非易失性存储器的芯片面积可被配置成基本上等于存储器单元阵列11的面积。

[存储器单元阵列及其外围电路]

图2是存储器单元阵列11的一部分的立体图，而图3是从图2中的箭头方向看沿线I-I’所取的截面视图，示出了单个存储器单元部分。

多条字线WL彼此平行地布置，把行方向作为延长方向，而且多条本地位线LBL彼此平行地布置，把列方向作为延长方向，以便与这些字线WL相交。而且，存储器单元MC位于这两种线的交点。字线WL和本地位线LBL的材料优选地是耐热的并且具有低电阻值。例如，以下可以用作字线WL和本地位线LBL的材料，即，W（钨）、Mo（钼）、WSi（硅化钨）、NiSi（硅化镍）、CoSi（硅化钴）或者Cu（铜）、Al（铝），这些的合金或者碳系材料，等等。

如图3中所示，存储器单元MC由可变电阻元件VR（第一可变电阻元件）和二极管DI的串联电路配置。该可变电阻元件VR由能够通过电压施加来改变其电阻值的材料配置。在可变电阻元件VR的下表面和上表面上形成的是电极EL1和EL2，所述电极EL1和EL2充当阻挡金属和粘合层。而且，在本地位线LBL和二极管DI之间也形成类似的电极EL3。

被用作电极EL1、EL2和EL3的材料是半导体、金属、金属化合物等等。在这里所采用的半导体的例子包括多晶硅、非晶硅、硅锗（SiGe）和掺杂有磷（P）、砷（As）、硼（B）等的锗（Ge）。在这里所采用的金属和金属化合物的例子包括铂（Pt）、金（Au）、银（Ag）、铜（Cu）、氮化铝钛（TiAlN）、SrRuO、钌（Ru）、氮化钌（RuN）、铱（Ir）、钴（Co）、钛（Ti）、氮化钛（TiN）、氮化钽（TaN）、LaNiO、铝（Al）、PtIrOx、PtRhOx、Rh/TaAlN等，以及这些金属和金属化合物的组合。此外，使朝向一致的金属膜也可被插入电极EL1和EL2与可变电阻元件VR之间。而且，单独的缓冲层、阻挡金属层、粘合层等也可被插入。

可被用作可变电阻元件VR的是：其电阻值通过晶态和非晶态之间的相移而变化的元件，诸如硫属化物（PCRAM）；通过在其基底材料中淀积金属阳离子以在电极之间形成交叉链路（导电桥：CB）来改变其电阻值并且电离所淀积的金属以破坏所述交叉链路的元件（CBRAM：导电桥RAM）；通过施加电压或电流来改变其电阻值的元件（ReRAM）；等等。

CBRAM中的基底材料的例子包括硅（Si）、多晶硅膜、非晶硅膜、氧化硅膜（SiOx）、氮化硅膜（SiN）、氮氧化硅膜（SiON）、碳（C）、金属氧化物膜（例如，氧化铝AlOx、氧化铪HfOx，等等）、锗（Ge）、硅锗（SiGe）、硫（S）、硫化物、碲（Te）、氧化银（Ag₂O）、硫化银（Ag₂S）、硒化银（Ag₂Se）、碲化银（Ag₂Te）、碘化银（AgI）、碘化铜（CuI₂）、氧化铜（CuO）、硫化铜（CuS）、硒化铜（CuSe）、碲化铜（CuTe）、氧化锗（GeO₂）以及其它半导体或绝缘膜，等等。而且，可变电阻元件VR可以具有其中组合这些材料的多个层被堆叠的结构。注意，这些材料的采用可不限于在此所述的具体成分比例。

CBRAM中的金属阳离子的例子包括像金（Au）、银（Ag）、铜（Cu）、铝（Al）、铂（Pt）、镍（Ni）、钴（Co）、钛（Ti）等金属材料的阳离子。

ReRAM中的基底材料的例子包括像金属氧化物膜（例如，氧化铝AlOx、氧化铪HfOx，等等）。

而且，在图3的配置中，存在可变电阻元件VR和二极管DI的堆叠结构。然而，在其中二极管功能被构建到可变电阻元件VR中的存储器元件中，不一定需要二极管DI。即，存储器单元MC也可以采用字线WL~电极EL1~可变电阻元件VR~电极EL2~本地位线LBL的配置。而且，在其中具有电流限制功能的膜被构建到存储器单元MC中的情况下，这同样适用。

接下来，参考图4描述存储器垫MAT1~MATn的具体配置以及存储器垫MAT1~MATn和全局位线GBL的连接关系。

如图4中所示，存储器垫MATi（i=1~n）中的每一个都包括多条字线WL（j条字线WL）和多条本地位线LBL（k条本地位线LBL）并且包括位于字线WL和本地位线LBL的交点处的多个存储器单元MC（j×k个存储器单元MC）。

此外，存储器垫MATi中的每一个都包括选通线SGL。这条选通线SGL与字线WL平行地延伸形成并经由伪单元DMC连接到每条本地位线LBL。伪单元DMC可被配置为具有与存储器单元MC相同的结构的堆叠体，然而与存储器单元MC的区别在于不被用于数据的存储。当对应于选通线SGL的存储器垫MATi被选择时，该选通线SGL被施加第一电压（例如，接地电压Vss），而当对应于选通线SGL的存储器垫MATi未被选择时，该选通线SGL被施加高于这个第一电压的第二电压（例如，电源电压Vdd）。注意，类似于存储器单元MC，伪单元DMC包括二极管DI。二极管DI连接成把从本地位线LBL到选通线SGL的方向作为正向方向。注意，在图4中，选通线SGL和伪单元DMC是在存储器垫MAT的末端提供的。然而，如图9中所示出的，作为代替，选通线SGL和伪单元DMC也可以在存储器垫MAT的中心附近提供。

全局位线GBL布置成与本地位线LBL平行（在与其相同的方向上）并且把列方向作为延长方向。提供数量与每个存储器垫MATi中的本地位线LBL的数量相对应的全局位线GBL。在这种实施方式中，假定全局位线GBL的数量与本地位线LBL的数量k相同。

全局位线GBL和本地位线LBL经由可变电阻元件VRG（第二可变电阻元件）连接。全局位线GBL布置成穿过n个存储器垫MAT1~MATn。单条全局位线GBL分别经由n个可变电阻元件VRG连接到多个存储器垫MAT1~MATn中的每一个。当对应于可变电阻元件VRG的存储器垫MATi被选择时，该可变电阻元件VRG的电阻值从高电阻状态变成低电阻状态。

注意，可变电阻元件VRG可具有与存储器单元MC中的可变电阻元件VR相同的材料，并且具有与可变电阻元件VR相同的形状。不用说，这两种可变电阻元件的材料或形状也可以彼此不同。

[操作]

现在描述第一种实施方式中的电阻可变存储器的操作。作为例子，描述其中存储器垫MAT1被选择而且位于该存储器垫MAT1中的本地位线LBLk（选择的本地位线）和字线WL1（选择的字线）的交点处的存储器单元MC经受写操作的情况。

（写准备操作）

在这种情况下，执行以下操作用于写操作的准备，即，把链接到选择的存储器垫MAT1的可变电阻元件VRG的电阻值从高电阻状态切换到低电阻状态的操作。在这种操作中，首先，所有的全局位线GBL1~GBLk都把它们的电压设置成电压Vprep（“H”）。然后，关于选通线SGL，只有存储器垫MAT1中的选通线SGL（SGL1）把其电位设置成接地电压Vss（“L”），而其它存储器垫MAT2~MATn中的选通线SGL把其电压设置成电压Vprep（“H”）。这导致正向偏置电压仅施加在全局位线GBL1~GBLk和选择的存储器垫MAT1的选通线SGL之间，而且连接在那些全局位线GBL1~GBLk和选择的存储器垫MAT1的选通线SGL之间的可变电阻元件VRG的电阻值从高电阻状态变成低电阻状态。电压不施加在全局位线GBL1~GBLk和未选择的存储器垫MAT2~MATn之间，由此，连接在那些全局位线GBL1~GBLk和未选择的存储器垫MAT2~MATn之间的可变电阻元件VRG的电压值不变。

注意，图1~4描述了其中存储器垫MAT在半导体衬底上的单个层中平行地形成的例子。然而，作为代替，其中多个存储器垫MAT的多个层在与半导体衬底垂直的方向上堆叠的配置类型也可被采用。

（写操作）

当上述写准备操作已经完成时，过程就转移到选择的存储器垫MAT1中的写操作。尽管在下文中示出了写操作的一个例子，然而下文中所指示的施加电压的方法、电压值等等都仅仅是例子，而且各种众所周知或类似的电压施加方法也可被采用。

当存储器单元MC经受写操作时，连接到选择的本地位线LBLk的全局位线GBLk被施加设定电压Vset，而其它全局位线GBL1~GBLk-1被施加接地电压Vss。关于字线WL，仅选择的字线WL1被施加接地电压Vss，而其它未选择的字线WL2~WLj被施加设定电压Vset。当上述电压被施加到全局位线GBL时，这些电压经由已经变成低电阻状态的可变电阻元件VRG施加到本地位线LBL。这导致只有选择的存储器单元MC被施加用于写入的高电压，由此执行写操作（用于把选择的存储器单元MC中的可变电阻元件VR从高电阻状态变成低电阻状态的操作）。

（写完成操作）

当写操作已经完成时，就执行用于把连接到选择的存储器垫MAT1的可变电阻元件VRG返回（复位）到之前的高电阻状态的操作（写完成操作）。在这个写完成操作中，首先，所有的全局位线GBL1~GBLk都把它们的电压设置成电压Vprep’（“H”）。电压Vprep’是比前面提到的电压Vprep稍小的电压。然后，关于选通线SGL，只有存储器垫MAT1中的选通线SGL（SGL1）把其电位设置成接地电压Vss（“L”），而其它存储器垫MAT2~MATn中的选通线SGL把它们的电压设置成电压Vprep’（“H”）。

电压的施加周期比写准备操作情况下的周期要长。这导致正向偏置电压仅施加在全局位线GBL1~GBLk和选择的存储器垫MAT1的选通线SGL1之间，而且连接在那些全局位线GBL1~GBLk和选择的存储器垫MAT1的选通线SGL1之间的可变电阻元件的电阻值从低电阻状态变成高电阻状态。电压没有施加在全局位线GBL1~GBLk和未选择的存储器垫MAT2~MATn之间，由此，连接在那些全局位线GBL1~GBLk和未选择的存储器垫MAT2~MATn之间的可变电阻元件VRG的电压值不变。作为上述的结果，写操作完成。同样，关于读操作，在众所周知的读操作前后要执行用于读操作准备的读准备操作和用于读操作完成的读完成操作。在读准备操作中施加的电压和在读完成操作中施加的电压分别类似于在写准备操作中施加的电压和在写完成操作中施加的电压。

在上述写操作的情况下，可变电阻元件VRG的设定电压优选地大于可变电阻元件VR的设定电压，而且可变电阻元件VRG的复位电压优选地大于可变电阻元件VR的复位电压。

[优点]

在本实施方式中，其中存储器单元阵列被分成多个存储器垫的非易失性半导体存储设备具有连接在本地位线LBL和全局位线GBL之间的可变电阻元件VRG。这个可变电阻元件VRG能够根据需要在高电阻状态和低电阻状态之间切换，由此充当开关。到这个可变电阻元件本身的布线是不需要的，由此，与采用诸如晶体管的开关元件的情况相比，可变电阻元件的专用区域很小。因此，能够实现电路面积的减小。

在把存储器单元阵列划分成多个存储器垫的非易失性半导体存储设备中，期望减小存储器垫的尺寸以抑制对未选择的存储器单元的干扰。然而，减小存储器垫的尺寸和增加存储器垫的数量增加了用于控制全局位线和本地位线之间的连接的切换电路的规模。然而，如上所述，在本实施方式中，切换是通过全局位线和本地位线之间的可变电阻元件来执行的，由此能够抑制切换电路规模的增加。因此，本实施方式使得能够保持切换电路和其它电路的规模小，同时抑制对未选择的存储器单元的干扰。

[第二种实施方式]

接下来，参考图5~6描述根据第二种实施方式的非易失性半导体存储设备的配置。

这种实施方式的总体配置基本上与第一种实施方式（图1）的配置相同。然而，在这种实施方式中，如图5中所示，多个存储器垫MAT在与半导体衬底垂直的方向上多个地堆叠。而且，在上下方向上相邻的多个存储器垫MAT至少部分地共享全局位线GBL。与第一种实施方式中类似，全局位线GBL可以布置成穿过在与半导体衬底平行的方向上对准的多个存储器垫。

图5示出了其中堆叠四个存储器垫MATi-1~MATi-4的例子，全局位线GBL在存储器垫MATi-1和存储器垫MATi-2之间共享，而且全局位线GBL在存储器垫MATi-3和存储器垫MATi-4之间共享。注意，当多个存储器垫像图5中那样堆叠时，字线WL或者本地位线LBL可以共同连接在多个层之间。图5说明了其中字线WL共同连接到多个层而本地位线LBL分别独立地连接到多个层中的每一层的例子。

图6是解释在堆叠方向上相邻的存储器垫MATi-1和MATi-2的具体配置的等效电路图。存储器垫MATi-3和MATi-4的配置是相似的，因此省略了对其的描述。

存储器垫MAT中的每一个的配置都与第一种实施方式中的类似。然而，存储器垫MATi-1和存储器垫MATi-2具有把全局位线GBL夹在中间的对称结构。即，存储器垫MATi-2具有把存储器垫MATi-1的结构在上下方向上颠倒之后的结构。存储器垫MAT1-1~存储器垫MATn-1中的存储器单元的堆叠顺序和存储器垫MAT1-2~存储器垫MATn-2中的存储器单元的堆叠顺序是相反的。操作与第一种实施方式中的操作基本上相同。

[优点]

本实施方式使得能够获得与第一种实施方式中那些相同的优点。此外，通过让全局位线GBL在在堆叠方向上相邻的存储器垫之间共享，布线层的数量可被减少，并且，与第一种实施方式中相比，可以实现电路面积的进一步减小。

[第三种实施方式]

接下来，参考图7~8描述根据第三种实施方式的非易失性半导体存储设备的配置。图7是示出第三种实施方式的总体配置的框图，而图8示出了存储器单元阵列11的配置。

就具有在与半导体衬底垂直的方向上多个堆叠的多个存储器垫MAT而言，这第三种实施方式与第二种实施方式是相同的。而且，就在上下方向上相邻的多个存储器垫MAT至少部分地共享全局位线GBL而言，第三种实施方式与第二种实施方式也是相同的。然而，这第三种实施方式与第二种实施方式的区别在于，它具有还充当字线WL的共享全局位线GBL。

如图7中所示，这种实施方式具有例如堆叠在半导体衬底上的四层存储器垫MATxy-1~MATxy-4（x=1~n，y=1~m），而且那四层存储器垫MATxy-1~MATxy-4的组位于n×m的布置中。即，这个存储器单元阵列11具有在与半导体衬底平行和垂直的方向上布置在矩阵中的4×m×n个存储器垫MAT。

而且，在这样堆叠的存储器垫MATxy-1~MATxy-4的至少一部分中，全局位线GBL还充当字线WL。在以下描述中，还充当字线WL的全局位线GBL被称为“全局位线GBL（WL）”。相反，仅充当全局位线GBL而不充当字线WL的全局位线GBL被简单地称为“全局位线GBL”。注意，本实施方式说明了其中连接到最上层中的存储器垫MATxy-4的全局位线GBL仅充当全局位线GBL而不充当字线WL的情况。然而，本实施方式不限于这种情况。

如上所述，本实施方式中的全局位线GBL（WL）还充当字线WL。因此，如图7中所示，本实施方式中的非易失性半导体存储设备包括两个列控制电路12-1和12-2，而且包括两个行控制电路13-1和13-2。

列控制电路12-1布置成在列方向上与存储器单元阵列11相邻，而列控制电路12-2布置成在行方向上与存储器单元阵列11相邻。列控制电路12-1连接到把列方向作为延长方向在存储器单元阵列11中延伸的全局位线GBL（WL）。另一方面，列控制电路12-2连接到把行方向作为延长方向在存储器单元阵列11中延伸的全局位线GBL（WL）。

行控制电路13-1布置成在列方向上与存储器单元阵列11相邻，而行控制电路13-2布置成在行方向上与存储器单元阵列11相邻。

行控制电路13-1连接到把列方向作为延长方向在存储器单元阵列11中延伸的全局位线GBL（WL）。另一方面，行控制电路13-2连接到把行方向作为延长方向在存储器单元阵列11中延伸的全局位线GBL（WL）。在使得全局位线GBL（WL）充当字线WL的情况下，行控制电路13-1和13-2都选择全局位线GBL（WL）并且向全局位线GBL（WL）提供操作中所需的电压。

在图7中，通常，列控制电路12-2和行控制电路13-1作为一对来操作，而列控制电路12-1和行控制电路13-2作为一对来操作。例如，当列控制电路12-2和行控制电路13-1操作时，列侧的开关晶体管SWC1和行侧的开关晶体管SWR2阻止电流，由此列控制电路12-1和行控制电路13-2未被驱动。

图8是描述在堆叠方向上相邻的存储器垫MATxy-1和存储器垫MATxy-2的具体配置的等效电路图。图8一般性地说明了在列方向上对准的n个存储器垫MAT的组。

最低层中的存储器垫MAT11-1~MATn1-1的配置类似于第二种实施方式（图6）中的配置。第二层中的存储器垫MAT11-2~MATn1-2的配置与第二种实施方式的配置的区别在于：它具有还充当字线WL的全局位线GBL（WL）。即，第二种实施方式的第二层中的存储器垫MAT1-2~MAT3-2每个都包括本地位线LBL和字线WL，但本实施方式的第二层中的存储器垫MAT11-2~MATn1-2不包括字线WL而是具有还充当字线WL的全局位线GBL（WL）。因此，与第二种实施方式中的相比，布线的数量可被减少并且能够实现制造成本的下降。

注意，尽管没有在图8中说明，但全局位线GBL还经由可变电阻元件VRG连接到第二层存储器垫MAT11-2~MATn1-2之上的层。

此外，存储器垫MAT11-1~MATn1-1中的存储器单元的堆叠顺序和存储器垫MAT11-2~MATn1-2中的存储器单元的堆叠顺序是相同的。尽管已经描述了本发明的某些实施方式，然而这些实施方式仅仅是作为例子给出的，而不是要限定本发明的范围。实际上，在此所述的创新方法和系统可以体现在多种其它形式中；此外，在不背离本发明的精神的情况下，可以对在此所述的方法和系统的形式进行各种省略、替换和变化。所附权利要求及其等价物是要覆盖将落在本发明的范围和精神内的这种形式或修改。

相关申请的交叉引用

本申请基于并请求于2012年8月24日提交的现有日本专利申请号2012-185368的优先权，该申请的全部内容在此通过引用而并入。

Claims (20)

1.一种非易失性半导体存储设备，包括：

存储器单元阵列，配置成具有布置在其中的多个存储器垫，每个存储器垫具有在其中位于第一条线和第二条线的交点处的存储器单元，所述存储器单元包括第一可变电阻元件；

第三条线，延伸穿过多个存储器垫；以及

第二可变电阻元件，连接在所述第三条线和多个存储器垫中的每个存储器垫的第二条线之间。

2.如权利要求1所述的非易失性半导体存储设备，其中，

第二条线和第三条线基本上在相同方向上延伸。

3.如权利要求1所述的非易失性半导体存储设备，进一步包括：

伪存储器单元；以及

第四条线，经由所述伪存储器单元连接到第二条线，

其中，当对应于第四条线的存储器垫被选择时，第四条线被设置成第一电位，而当对应于第四条线的存储器垫未被选择时，第四条线被设置成第二电位，所述第二电位与第一电位不同。

4.如权利要求3所述的非易失性半导体存储设备，其中，

第二条线和第三条线基本上在相同方向上延伸。

5.如权利要求3所述的非易失性半导体存储设备，其中，

第四条线和第一条线基本上在相同方向上延伸。

6.如权利要求1所述的非易失性半导体存储设备，其中，

多个存储器垫在与半导体衬底垂直的垂直方向上堆叠，以及

在垂直方向上相邻的存储器垫共享第三条线。

7.如权利要求1所述的非易失性半导体存储设备，其中，

多个存储器垫在与半导体衬底垂直的垂直方向上堆叠，以及

第一存储器垫中的第三条线被共享作为位于第一存储器垫上面的层中的第二存储器垫中的第二条线。

8.如权利要求3所述的非易失性半导体存储设备，其中，

第四条线在每个存储器垫的末端被提供。

9.如权利要求3所述的非易失性半导体存储设备，其中，

第四条线夹在每个存储器垫中的第一条线之间。

10.如权利要求1所述的非易失性半导体存储设备，其中，

用于第二可变电阻元件的设定电压大于用于第一可变电阻元件的设定电压。

11.如权利要求1所述的非易失性半导体存储设备，其中，

用于第二可变电阻元件的复位电压大于用于第一可变电阻元件的复位电压。

12.如权利要求1所述的非易失性半导体存储设备，其中，

在对选择的存储器单元的写操作之前，连接到包括该选择的存储器单元的存储器垫的第二可变电阻元件在对该存储器单元的写操作之前被从高电阻状态改变成低电阻状态，以及

在对该选择的存储器单元的写操作之后，连接到包括该选择的存储器单元的存储器垫的第二可变电阻元件在对该存储器单元的写操作之后被从低电阻状态改变成高电阻状态。

13.如权利要求1所述的非易失性半导体存储设备，其中，

在对选择的存储器单元的读操作之前，连接到包括该选择的存储器单元的存储器垫的第二可变电阻元件在对该存储器单元的读操作之前被从高电阻状态改变成低电阻状态，以及

在对该选择的存储器单元的读操作之后，连接到包括该选择的存储器单元的存储器垫的第二可变电阻元件在对该存储器单元的读操作之后被从低电阻状态改变成高电阻状态。

14.如权利要求1所述的非易失性半导体存储设备，其中，

所述存储器单元包括串联连接到第一可变电阻元件的第一二极管。

15.如权利要求14所述的非易失性半导体存储设备，其中，

第一二极管连接成把从第二条线到第一条线的方向作为正向方向。

16.如权利要求3所述的非易失性半导体存储设备，其中，

所述伪存储器单元包括由与第一可变电阻元件相同的材料形成的第三可变电阻元件，并且包括串联连接到第三可变电阻元件的第二二极管。

17.如权利要求16所述的非易失性半导体存储设备，其中，

第二二极管连接成把从第二条线到第四条线的方向作为正向方向。

18.如权利要求1所述的非易失性半导体存储设备，其中，

第一可变电阻元件和第二可变电阻元件关于其材料或者其形状是不同的。

19.如权利要求7所述的非易失性半导体存储设备，其中，

第三条线的一端经由第一开关晶体管连接到列控制电路，另一端经由第二开关晶体管连接到行控制电路。

20.如权利要求7所述的非易失性半导体存储设备，其中，

所述存储器单元具有堆叠结构，第一存储器垫中的存储器单元的堆叠顺序与第二存储器垫中的存储器单元的堆叠顺序是相同的。

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