TW201409474A - 非揮發性半導體記憶裝置 - Google Patents

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Abstract

本發明揭示一種非揮發性半導體記憶裝置，其包括經組態以具有配置於其內之複數個記憶體墊之一記憶體單元陣列，該等記憶體墊之各者具有佈置於其內之一第一線與一第二線之一相交點處之一記憶體單元，該記憶體單元包含一第一可變電阻元件。一第三線延伸穿過該複數個記憶體墊。一第二可變電阻元件連接於該複數個記憶體墊之各者之該第三線與該第二線之間。

Description

非揮發性半導體記憶裝置
本說明書中所描述之實施例係關於一種非揮發性半導體記憶裝置。
本申請案基於及主張2012年8月24日申請之優先日本專利申請案第2012-185368號之優先權權利，該案之全文以引用方式併入本文中。
近年來，使用一電阻變化元件之記憶體已日益成為充當一大容量資料儲存媒體之檔案記憶體之一候選者。作為針對使用此一電阻變化記憶體之大容量儲存器之一般組態之一實例，提出一種採用一交叉點式記憶體單元結構之方法，其中一記憶體單元形成於相交之位元線與字線之一交叉點處。
此交叉點式組態之特徵在於：其組態元件一般較簡單。再者，在此交叉點式組態中，比一習知記憶體單元更易於小型化，可增大具有佈置成一陣列之記憶體單元之一記憶體單元陣列之儲存密度，此外，採取沿一縱向方向之一堆疊結構能夠顯著增大記憶體容量密度。因此，此交叉點式組態具有可容易地改良一記憶體單元陣列之整合度之優點。
在此一交叉點式電阻變化記憶體中，必須使記憶體單元陣列更大以實現一更大容量。在此一情況中，面臨諸如以下之一些問題：缺 陷救援效率之劣化、缺陷救援替換之劣化、一記憶體單元陣列中之操作裕度之劣化及歸因於電壓降或類似物之操作效能裕度之劣化。因此，僅由一單一陣列組態實現一更大容量存在諸多問題。
相應地，已提出將記憶體單元陣列分成複數個記憶體陣列以緩解此等負面效應。此處假定此分隔陣列之一最小單元被稱為「一記憶體墊」。當複數個記憶體墊以此方式存在於記憶體單元陣列中時，鏈接於記憶體墊與用於控制配接線之一控制系統電路之間之此等配接線變為必需的。此時，需要切換記憶體墊之各者中之局域配接線與透過複數個記憶體墊而分佈之全域配接線之間之連接。存在一問題：對應於此種切換之一電路及對應於其控制電路之電路面積增大以導致晶片面積增大，晶片面積增大繼而導致晶圓上之晶片良率之降低。
本發明之實施例提出一種能夠減小一電路面積之非揮發性半導體記憶裝置。
根據下文所描述之一實施例之一非揮發性半導體記憶裝置包括經組態以具有配置於其內之複數個記憶體墊之一記憶體單元陣列，該等記憶體墊之各者具有佈置於其內之一第一線與一第二線之相交點處之一記憶體單元，該記憶體單元包含一第一可變電阻元件。一第三線延伸穿過該複數個記憶體墊。一第二可變電阻元件連接於該複數個記憶體墊之各者之該第三線與該第二線之間。
可由實施例實現電路面積之減小。
11‧‧‧記憶體單元陣列
12‧‧‧行控制電路
12-1‧‧‧行控制電路
12-2‧‧‧行控制電路
13‧‧‧列控制電路
13-1‧‧‧列控制電路
13-2‧‧‧列控制電路
14‧‧‧資料輸入/輸出緩衝器
15‧‧‧位址暫存器
16‧‧‧命令介面
17‧‧‧狀態機
19‧‧‧脈衝產生器
DI‧‧‧二極體
DMC‧‧‧虛設記憶體單元
EL1‧‧‧電極
EL2‧‧‧電極
EL3‧‧‧電極
GBL1‧‧‧全域位元線
GBL1至GBLk‧‧‧全域位元線
LBL‧‧‧局域位元線
LBL0至LBLk‧‧‧局域位元線
MAT1至MATn‧‧‧記憶體墊
MAT1-1至MATn-n‧‧‧記憶體墊
MATnm-1至MATnm-n‧‧‧記憶體墊
MC‧‧‧記憶體單元
SGL‧‧‧選擇閘極線
SGL1至SGLn‧‧‧選擇閘極線
SWR1‧‧‧列側開關電晶體
SWR2‧‧‧列側開關電晶體
SWC1‧‧‧行側開關電晶體
SWC2‧‧‧行側開關電晶體
VR‧‧‧可變電阻元件/第一可變電阻元件
VRG‧‧‧可變電阻元件/第二可變電阻元件
WL‧‧‧字線
WL0至WLj‧‧‧字線
圖1係展示根據一第一實施例之一非揮發性半導體記憶裝置之一總體組態之一方塊圖。
圖2係展示一記憶體單元陣列11之部分之一組態之一透視圖。
圖3係展示一記憶體單元MC之一組態之一橫截面圖。
圖4係展示第一實施例之非揮發性半導體記憶裝置中之記憶體單元陣列11之一組態之一等效電路圖。
圖5係展示根據一第二實施例之一非揮發性半導體記憶裝置中之一記憶體單元陣列11之一組態之一示意圖。
圖6係展示第二實施例之非揮發性半導體記憶裝置中之記憶體單元陣列11之一組態之一等效電路圖。
圖7係展示根據一第三實施例之一非揮發性半導體記憶裝置之一總體組態之一方塊圖。
圖8係展示第三實施例之非揮發性半導體記憶裝置中之一記憶體單元陣列11之一組態之一等效電路圖。
圖9係展示第一實施例之修改方案之非揮發性半導體記憶裝置中之記憶體單元陣列11之一組態之一等效電路圖。
下文中參考圖式而詳細描述根據本發明之一實施例之非揮發性半導體記憶裝置。
[第一實施例] [總體組態]
圖1係根據一第一實施例之一非揮發性記憶體之一方塊圖。
此非揮發性記憶體包括一記憶體單元陣列11。記憶體單元陣列11由複數個記憶體墊MAT1至MATn組態。
一單一記憶體墊MATi經組態以具有於其內配置成一矩陣之複數個記憶體單元MC。記憶體單元MC佈置於複數個局域位元線LBL與複數個字線WL之相交點處。應注意，記憶體墊MAT之各者亦包括正交於局域位元線LBL且平行於字線WL而延伸之一選擇閘極線SGL。
另外，全域位元線GBL配置穿過此等複數個記憶體墊MAT1至MATn。後文中描述全域位元線GBL與局域位元線LBL之間之一連接 關係。
一行控制電路12連接至全域位元線GBL。行控制電路12控制全域位元線GBL之一電位以執行記憶體單元MC之資料擦除、至記憶體單元MC之資料寫入及自記憶體單元MC之資料讀取。再者，一列控制電路13連接至字線WL。列控制電路13用來控制字線WL及選擇閘極線SGL之一電位。此等行控制電路12及列控制電路13組態一資料讀取/寫入電路以執行資料至記憶體單元陣列11之讀取/寫入。
一資料輸入/輸出緩衝器14連接至一外部主機裝置(圖中未繪示)以自該主機裝置接收寫入資料、自該主機裝置接收一擦除命令、將讀取資料輸出至該主機裝置及自該主機裝置接收位址資料或命令資料。資料輸入/輸出緩衝器14將自該主機裝置接收之寫入資料發送至行控制電路12且接收以待輸出至外部之自行控制電路12讀取之資料。
自外部主機裝置供應至資料輸入/輸出緩衝器14之一位址經由一位址暫存器15而發送至行控制電路12及列控制電路13。再者，自外部主機裝置供應至資料輸入/輸出緩衝器14之一命令發送至一命令介面16。命令介面16自外部接收一外部控制信號，判斷輸入至資料輸入/輸出緩衝器14之資料是否為寫入資料、一命令或一位址，且若為一命令，則接收該資料並將該資料轉移至一狀態機17作為一命令信號。
狀態機17執行此非揮發性記憶體總體之管理，且自外部主機裝置接收一命令以執行讀取、寫入、擦除、資料之輸入/輸出等等之管理。另外，亦可由外部主機裝置接收由狀態機17管理之狀態資訊，藉此可由外部主機裝置判斷一操作結果。再者，此狀態資訊亦用於控制寫入及擦除。
另外，狀態機17控制一脈衝產生器19。此控制使脈衝產生器19能夠輸出任何電壓及任何時序之一脈衝。此時，所形成之脈衝可轉移至由行控制電路12及列控制電路13選擇之任何線。應注意，除記憶體 單元陣列11以外之周邊電路元件可形成於一矽(Si)基板(其直接位於形成於一佈線層中之記憶體單元陣列11下方)中，藉此此非揮發性記憶體之晶片面積可組態為實質上等於記憶體單元陣列11之面積。
[記憶體單元陣列及其周邊電路]
圖2係記憶體單元陣列11之部分之一透視圖，且圖3係展示一單一記憶體單元部分之沿線I-I'取得之一橫截面圖，如自圖2中之箭頭之方向所見。
複數個字線WL彼此平行配置以使一列方向作為一縱向方向，且複數個局域位元線LBL彼此平行配置以使一行方向作為一縱向方向以便與此等字線WL相交。再者，記憶體單元MC佈置於兩個線之相交點處。字線WL及局域位元線LBL之一材料較佳地具耐熱性且具有一低電阻值。例如，以下各者可用作為字線WL及局域位元線LBL之材料，即，W(鎢)、Mo(鉬)、WSi(矽化鎢)、NiSi(矽化鎳)、CoSi(矽化鈷)、Cu(銅)、Al(鋁)、以上各者之合金或一碳系統材料等等。
如圖3中所展示，記憶體單元MC由一可變電阻元件VR(第一可變電阻元件)與一個二極體DI之一串聯連接電路組態。可變電阻元件VR由能夠使其電阻值因一電壓施加而改變之一材料組態。充當一障壁金屬及一黏著層之電極EL1及EL2形成於可變電阻元件VR之一下表面及一上表面上。再者，一類似電極EL3亦形成於局域位元線LBL與二極體DI之間。
半導體、金屬、金屬化合物或類似物用作為電極EL1、EL2及EL3之材料。此處所使用之半導體之實例包含摻雜有磷(P)、砷(As)、硼(B)或類似物之多晶矽、非晶矽、矽鍺(SiGe)及鍺(Ge)。此處所使用之金屬及金屬化合物之實例包含鉑(Pt)、金(Au)、銀(Ag)、銅(Cu)、氮化鈦鋁(TiAlN)、SrRuO、釕(Ru)、氮化釕(RuN)、銥(Ir)、鈷(Co)、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、LaNiO、鋁(Al)、PtIrOx、 PtRhOx、Rh/TaAlN等等及此等金屬與金屬化合物之組合。另外，使定向均勻之一金屬膜亦可嵌入於電極EL1及EL2與可變電阻元件VR之間。再者，亦可嵌入分離緩衝層、障壁金屬層、黏著層等等。
以下各者可作為可變電阻元件VR：一元件，其使其電阻值因一晶態與一非晶態之間之一相移而改變(諸如硫族化合物(PCRAM))；一元件，其藉由將金屬陽離子沈積於其基底材料中以在電極之間形成交聯(導電電橋：CB)而改變其電阻值且離子化所沈積之金屬以破壞該交聯(CBRAM：導電電橋RAM)；一元件，其藉由施加一電壓或電流而改變其電阻值(ReRAM)；等等。
CBRAM中之一基底材料之實例包含矽(Si)、多晶矽膜、非晶矽膜、矽氧化物膜(SiOx)、氮化矽膜(SiN)、氮氧化矽膜(SiON)、碳(C)、金屬氧化物膜(例如氧化鋁AlOx、氧化鉿HfOx等等)、鍺(Ge)、矽鍺(SiGe)、硫(S)、硫化物、碲(Te)、氧化銀(Ag2O)、硫化銀(Ag2S)、硒化銀(Ag2Se)、碲化銀(Ag2Te)、碘化銀(AgI)、碘化銅(CuI2)、氧化銅(CuO)、硫化銅(CuS)、硒化銅(CuSe)、碲化銅(CuTe)、氧化鍺(GeO2)及其他半導體或絕緣膜等等。再者，可變電阻元件VR可具有其中堆疊組合此等材料之複數個層之一結構。應注意，可使用此等材料且不受限於此處所描述之特定組合物比率。
CBRAM中之金屬陽離子之實例包含如同金(Au)、銀(Ag)、銅(Cu)、鋁(Al)、鉑(Pt)、鎳(Ni)、鈷(Co)、鈦(Ti)等等之金屬材料之陽離子。
ReRAM中之一基底材料之實例包含金屬氧化物膜(例如氧化鋁AlOx、氧化鉿HfOx等等)之類似物。
再者，在圖3之組態中，存在可變電阻元件VR與二極體DI之一堆疊結構。然而，在其中二極體功能內置於可變電阻元件VR中之一記憶體元件中，未必需要二極體DI。即，記憶體單元MC亦可採用字線 WL-電極EL1-可變電阻元件VR-電極EL2-局域位元線LBL之一組態。再者，上述應用同樣適用於以下情況：其中具有一電流限制功能之一膜內置於記憶體單元MC中。
接著，參考圖4而描述記憶體墊MAT1至MATn之一特定組態及記憶體墊MAT1至MATn與全域位元線GBL之一連接關係。
如圖4中所展示，記憶體墊MATi(i=1至n)之各者包括複數個字線WL(j個字線WL)及複數個局域位元線LBL(k個局域位元線LBL)且包括字線WL與局域位元線LBL之相交點處之複數個記憶體單元MC(j×k個記憶體單元MC)。
另外，記憶體墊MATi之各者包括一選擇閘極線SGL。此選擇閘極線SGL形成為平行於字線WL而延伸且經由一虛設記憶體單元DMC而連接至局域位元線LBL之各者。虛設記憶體單元DMC可組態為具有與記憶體單元MC相同之一結構之一堆疊體，但其與記憶體單元MC之不同點為其不用於資料之儲存。當選擇對應於選擇閘極線SGL之記憶體墊MATi時，選擇閘極線SGL被施加一第一電壓(例如一接地電壓Vss)，且當未選擇對應於選擇閘極線SGL之記憶體墊MATi時，選擇閘極線SGL被施加比此第一電壓高之一第二電壓(例如一電源供應電壓Vdd)。應注意，虛設記憶體單元DMC以類似於記憶體單元MC之方式包含二極體DI。連接二極體DI以使自局域位元線LBL至選擇閘極線SGL之一方向作為一正向方向。應注意，在圖4中，選擇閘極線SGL及虛設記憶體單元DMC設置於記憶體墊MAT之一端處。然而，如圖9中所展示，選擇閘極線SGL及虛設記憶體單元DMC亦可代以設置於記憶體墊MAT之一中央附近處。
全域位元線GBL配置成平行於局域位元線LBL(沿與局域位元線LBL相同之一方向)且使行方向作為一縱向方向。全域位元線GBL設置成具有對應於記憶體墊MATi之各者中之局域位元線LBL之數目之 一數目。在此實施例中，假定全域位元線GBL之數目與局域位元線LBL之數目k相同。
經由一可變電阻元件VRG(第二可變電阻元件)連接全域位元線GBL與局域位元線LBL。全域位元線GBL經配置以穿過n個記憶體墊MAT1至MATn。一單一全域位元線GBL分別經由n個可變電阻元件VRG而連接至複數個記憶體墊MAT1至MATn之各者。當選擇對應於可變電阻元件VRG之記憶體墊MATi時，可變電阻元件VRG使其電阻值自一高電阻狀態改變至一低電阻狀態。
應注意，可變電阻元件VRG可具有與記憶體單元MC中之可變電阻元件VR之材料相同之一材料，且具有與可變電阻元件VR之形狀相同之一形狀。儘管如此，該兩個可變電阻元件之材料或形狀可彼此不同。
[操作]
現描述第一實施例中之電阻變化記憶體之操作。作為一實例，描述以下情況：其中選擇記憶體墊MAT1且定位於該記憶體墊MAT1中之局域位元線LBLK(選定局域位元線)與字線WL1(選定字線)之相交點處之記憶體單元MC經受一寫入操作。
(寫入準備操作)
在此情況中，執行以下操作以準備寫入操作，即，用於將鏈接至選定記憶體墊MAT1之可變電阻元件VRG之電阻值自一高電阻狀態切換至一低電阻狀態之一操作。在此操作中，首先，全部全域位元線GBL1至GBLk使其等之電壓設定為一電壓Vprep(「H」)。接著，關於選擇閘極線SGL，僅記憶體墊MAT1中之選擇閘極線SGL(SGL1)使其電位設定為接地電壓Vss(「L」)，同時其他記憶體墊MAT2至MATn中之選擇閘極線SGL使其等之電壓設定為電壓Vprep(「H」)。此導致一正向偏壓電壓僅施加於全域位元線GBL1至GBLk與選定記憶體墊 MAT1之選擇閘極線SGL之間，且導致連接於此等全域位元線GBL1至GBLk與選定記憶體墊MAT1之選擇閘極線SGL之間之可變電阻元件VRG之電阻值自一高電阻狀態改變至一低電阻狀態。一電壓未施加於全域位元線GBL1至GBLk與未選定記憶體墊MAT2至MATn之間，因此，連接於此等全域位元線GBL1至GBLk與未選定記憶體墊MAT2至MATn之間之可變電阻元件VRG之電壓值不改變。
應注意，圖1至圖4描述其中形成與半導體基板上之一單一層平行之記憶體墊MAT之一實例。然而，亦可代以採取一種組態，其中沿垂直於半導體基板之一方向堆疊複數個記憶體墊MAT之複數個層。
(寫入操作)
當已完成上述寫入準備操作時，接著，程序變換至選定記憶體墊MAT1中之寫入操作。雖然下文中展示寫入操作之一實例，但下文中所指示之施加一電壓之方法、電壓值等等僅為一實例，且亦可採取各種公開已知或類似電壓施加方法。
當記憶體單元MC經受寫入操作時，連接至選定局域位元線LBLk之全域位元線GBLk被施加一設定電壓Vset，且其他全域位元線GBL1至GBLk-1被施加接地電壓Vss。關於字線WL，僅選定字線WL1被施加接地電壓Vss，而其他未選定字線WL2至WLj被施加設定電壓Vset。當上述電壓施加至全域位元線GBL時，此等電壓經由已改變至一低電阻狀態之可變電阻元件VRG而施加至局域位元線LBL。此導致僅選定記憶體單元MC被施加用於寫入之一高電壓，藉此執行寫入操作(用於將選定記憶體單元MC中之可變電阻元件VR自一高電阻狀態改變至一低電阻狀態之操作)。
(寫入完成操作)
當已完成寫入操作時，執行用於使連接至選定記憶體墊MAT1之可變電阻元件VRG返回(重設)至一先前高電阻狀態之一操作(寫入完成 操作)。在此寫入完成操作中，首先，全部全域位元線GBL1至GBLk使其等之電壓設定為一電壓Vprep'(「H」)。電壓Vprep'為略小於前述電壓Vprep之一電壓。接著，關於選擇閘極線SGL，僅記憶體墊MAT1中之選擇閘極線SGL(SGL1)使其電位設定為接地電壓Vss(「L」)，而其他記憶體墊MAT2至MATn中之選擇閘極線SGL使其等之電壓設定為電壓Vprep'(「H」)。
電壓之一施加時期長於寫入準備操作之情況中之電壓施加時期。此導致一正向偏壓電壓僅施加於全域位元線GBL1至GBLk與選定記憶體墊MAT1之選擇閘極線SGL1之間，且導致連接於此等全域位元線GBL1至GBLk與選定記憶體墊MAT1之選擇閘極線SGL1之間之可變電阻元件VRG之電阻值自一低電阻狀態改變至一高電阻狀態。一電壓未施加於全域位元線GBL1至GBLk與未選定記憶體墊MAT2至MATn之間，因此，連接於此等全域位元線GBL1至GBLk與未選定記憶體墊MAT2至MATn之間之可變電阻VRG之電阻值未改變。作為上述情況之一結果，完成寫入操作。同樣地，關於一讀取操作，在一公開已知之讀取操作之前及之後執行用於準備讀取操作之一讀取準備操作及用於完成讀取操作之一讀取完成操作。該讀取準備操作中之施加電壓及該讀取完成操作中之施加電壓分別類似於寫入準備操作中之施加電壓及寫入完成操作中之施加電壓。
就上述寫入操作而言，可變電阻元件VRG之設定電壓較佳地大於可變電阻元件VR之設定電壓，且可變電阻元件VRG之重設電壓較佳地大於可變電阻元件VR之重設電壓。
[優點]
在本實施例中，一非揮發性半導體記憶裝置(其中一記憶體單元陣列被分成複數個記憶體墊)具有連接於一局域位元線LBL與一全域位元線GBL之間之一可變電阻元件VRG。此可變電阻元件VRG可根據 需要切換於一高電阻狀態與一低電阻狀態之間，藉此充當一開關。無需至此可變電阻元件自身之佈線，因此，可變電阻元件之專用面積小於其中採用諸如一電晶體之一開關元件之可變電阻元件之專用面積。因此，可實現電路面積減小。
在具有被分成複數個記憶體墊之一記憶體單元陣列之一非揮發性半導體記憶裝置中，可期望減小該等記憶體墊之尺寸以抑制對未選定記憶體單元之干擾。然而，記憶體墊尺寸之減小及記憶體墊數目之增加使用於控制全局位元線與局域位元線之間之連接之一切換電路之一比例增大。然而，在本實施例中，由全域位元線與局域位元線之間之一可變電阻元件執行切換(如上所述)，因此，可抑制該切換電路之比例之增大。因此，本實施例能夠使該切換電路與其他電路之比例保持較小，同時抑制對未選定記憶體單元之干擾。
[第二實施例]
接著，參考圖5至圖6而描述根據一第二實施例之一非揮發性半導體記憶裝置之一組態。
此實施例之一總體組態與第一實施例之總體組態(圖1)實質上相同。然而，在此實施例中，如圖5中所展示，複數個記憶體墊MAT沿垂直於半導體基板之方向複數堆疊。再者，沿一上下方向相鄰之複數個記憶體墊MAT至少部分共用全域位元線GBL。類似於第一實施例，全域位元線GBL可配置穿過沿平行於半導體基板之方向對準之複數個記憶體墊。
此圖5展示一實例，其中：堆疊四個記憶體墊MATi-1至MATi-4，記憶體墊MATi-1與記憶體墊MATi-2之間共用全域位元線GBL，且記憶體墊MATi-3與記憶體墊MATi-4之間共用全域位元線GBL。應注意，當如同圖5般堆疊複數個記憶體墊時，字線WL或局域位元線LBL可共同連接於複數個層之間。圖5繪示一實例，其中字線WL共同連接 至複數個層且局域位元線分別獨立連接至該複數個層之各者。
圖6係解釋沿堆疊方向之相鄰記憶體墊MATi-1與MATi-2之一特定組態之一等效電路圖。記憶體墊MATi-3及MATi-4之一組態係類似的，因此省略其之描述。
記憶體墊MAT之各者之組態類似於第一實施例中之組態。然而，記憶體墊MATi-1及記憶體墊MATi-2具有夾於全域位元線GBL之間之一對稱結構。即，記憶體墊MATi-2具有一結構，其為沿上下方向倒轉之記憶體墊MATi-1之結構。記憶體墊MAT1-1至MATn-1中之記憶體單元之一堆疊順序與記憶體墊MAT1-2至MATn-2中之記憶體單元之堆疊順序相反。操作與第一實施例中之操作實質上相同。
[優點]
本實施例能夠獲得與第一實施例之優點相同之優點。另外，藉由使沿堆疊方向之相鄰記憶體墊之間共用全域位元線GBL，可減少佈線層之數目且可實現相較於第一實施例之電路面積之進一步減小。
[第三實施例]
接著，參考圖7至圖8而描述根據一第三實施例之一非揮發性半導體記憶裝置之一組態。圖7係展示第三實施例之一總體組態之一方塊圖，且圖8展示記憶體單元陣列11之一組態。
此第三實施例與第二實施例之相同點在於：具有沿垂直於半導體基板之方向複數堆疊之複數個記憶體墊MAT。再者，第三實施例與第二實施例之相同點亦在於：使沿一上下方向之複數個相鄰記憶體墊MAT至少部分共用全域位元線GBL。然而，此第三實施例與第二實施例之不同點在於：其具有亦充當字線WL之共用全域位元線GBL。
如圖7中所展示，此實施例例如具有堆疊於半導體基板上之四層記憶體墊MATxy-1至MATxy-4(x=1至n，y=1至m)及佈置成一n×m配置之此等四個記憶體墊MATxy-1至MATxy-4之群組。即，此記憶體單元 陣列11具有沿平行及垂直於半導體基板之方向配置成一矩陣之4×m×n個記憶體墊MAT。
再者，在以此方式堆疊之記憶體墊MATxy-1至MATxy-4之至少一部分中，全域位元線GBL亦充當字線WL。在以下描述中，亦充當一字線WL之一全域位元線GBL被標記為「全域位元線GBL(WL)」。另一方面，僅充當一全域位元線GBL且不充當一字線WL之一全域位元線GBL僅被標記為「全域位元線GBL」。應注意，本實施例繪示以下情況：其中連接至一最上層中之記憶體墊MATxy-4之全域位元線GBL僅充當一字線WL。然而，本發明不受限於此情況。
如上所述，本實施例中之全域位元線GBL(WL)亦充當字線WL。因此，如圖7中所展示，本實施例中之非揮發性半導體記憶裝置包括兩個行控制電路12-1及12-2，且包括兩個列控制電路13-1及13-2。
行控制電路12-1沿行方向佈置於記憶體單元陣列11相鄰處，而行控制電路12-2沿列方向佈置於記憶體單元陣列11相鄰處。行控制電路12-1連接至使行方向作為記憶體單元陣列11中之一縱向方向而延伸之全域位元線GBL(WL)。另一方面，行控制電路12-2連接至使列方向作為記憶體單元陣列11中之一縱向方向而延伸之全域位元線GBL(WL)。
列控制電路13-1沿行方向佈置於記憶體單元陣列11相鄰處，而列控制電路13-2沿列方向佈置於記憶體單元陣列11相鄰處。
列控制電路13-1連接至使行方向作為記憶體單元陣列11中之一縱向方向而延伸之全域位元線GBL(WL)。另一方面，列控制電路13-2連接至使列方向作為記憶體單元陣列11中之一縱向方向而延伸之全域位元線GBL(WL)。就導致全域位元線GBL(WL)充當字線WL而言，列控制電路13-1與13-2之兩者選擇全域位元線GBL(WL)且給全域位元線GBL(WL)供應一操作中所需之一電壓。
在圖7中，通常，行控制電路12-2與列控制電路13-1操作為一 對，且行控制電路12-1與列控制電路13-2操作為一對。例如，當行控制電路12-2及列控制電路13-1操作時，一行側開關電晶體SWC1及一列側開關電晶體SWR2阻斷一電路，藉此不驅動行控制電路12-1及列控制電路13-2。
圖8係描述沿堆疊方向之相鄰記憶體墊MATxy-1與MATxy-2之一特定組態之一等效電路圖。圖8通常繪示沿行方向對準之n個記憶體墊MAT之群組。
一最下層中之記憶體墊MAT11-1至MATn1-1之一組態類似於第二實施例中之組態(圖6)。一第二層中之記憶體墊MAT11-2至MATn1-2之一組態與第二實施例之組態之不同點在於：其具有亦充當字線WL之全域位元線GBL(WL)。即，第二實施例之一第二層中之記憶體墊MAT1-2至MAT3-2各包括局域位元線LBL及字線WL，但本實施例之第二層中之記憶體墊MAT11-2至MATn1-2不包含字線WL且具有亦充當字線WL之全域位元線GBL(WL)。因此，可減少配接線之數目且可實現相較於第二實施例之製造成本減少。
應注意，雖然圖8中未繪示，但全域位元線GBL亦經由可變電阻元件VRG而連接至第二層之記憶體墊MAT11-2至MATn1-2上之一層。
另外，記憶體墊MAT11-1至MATn1-1中之記憶體單元之一堆疊順序與記憶體墊MAT11-2至MATn1-2中之記憶體單元之堆疊順序相同。雖然已描述本發明之某些實施例，但此等實施例僅以舉例方式呈現且非意欲限制本發明之範疇。其實，本文中所描述之新穎方法及系統可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之方法及系統之形式作出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落在本發明之範疇及精神內之此等形式或修改。
DI‧‧‧二極體
DMC‧‧‧虛設記憶體單元
GBL1至GBLk‧‧‧全域位元線
LBL‧‧‧局域位元線
LBL1至LBLk‧‧‧局域位元線
MAT1至MATn‧‧‧記憶體墊
MC‧‧‧記憶體單元
SGL‧‧‧選擇閘極線
SGL1至SGLn‧‧‧選擇閘極線
VR‧‧‧可變電阻元件/第一可變電阻元件
VRG‧‧‧可變電阻元件/第二可變電阻元件
WL‧‧‧字線
WL1至WLj‧‧‧字線

Claims (20)

  1. 一種非揮發性半導體記憶裝置，其包括：一記憶體單元陣列，其經組態以具有配置於其內之複數個記憶體墊，該等記憶體墊之各者具有佈置於其內之一第一線與一第二線之一相交點處之一記憶體單元，該記憶體單元包含一第一可變電阻元件；一第三線，其延伸穿過該複數個記憶體墊；及一第二可變電阻元件，其連接於該複數個記憶體墊之各者之該第三線與該第二線之間。
  2. 如請求項1之非揮發性半導體記憶裝置，其中該第二線與該第三線實質上沿相同方向延伸。
  3. 如請求項1之非揮發性半導體記憶裝置，其進一步包括：一虛設記憶體單元；及一第四線，其經由該虛設記憶體單元而連接至該第二線，其中當選擇對應於該第四線之記憶體墊時，該第四線被設定為一第一電位，且當未選擇對應於該第四線之記憶體墊時，該第四線被設定為一第二電位，該第二電位不同於該第一電位。
  4. 如請求項3之非揮發性半導體記憶裝置，其中該第二線與該第三線實質上沿相同方向延伸。
  5. 如請求項3之非揮發性半導體記憶裝置，其中該第四線與該第一線實質上沿相同方向延伸。
  6. 如請求項1之非揮發性半導體記憶裝置，其中沿垂直於一半導體基板之一垂直方向堆疊該複數個記憶體墊，及沿該垂直方向之該等相鄰記憶體墊共用該第三線。
  7. 如請求項1之非揮發性半導體記憶裝置，其中沿垂直於一半導體基板之一垂直方向堆疊該複數個記憶體墊，及一第一記憶體墊中之該第三線亦充當定位於該第一記憶體墊上之一層中之一第二記憶體墊中之該第二線。
  8. 如請求項3之非揮發性半導體記憶裝置，其中該第四線設置於該等記憶體墊之各者之一端處。
  9. 如請求項3之非揮發性半導體記憶裝置，其中該第四線夾於該等記憶體墊之各者中之該等第一線之間。
  10. 如請求項1之非揮發性半導體記憶裝置，其中該第二可變電阻元件之一設定電壓大於該第一可變電阻元件之設定電壓。
  11. 如請求項1之非揮發性半導體記憶裝置，其中該第二可變電阻元件之一重設電壓大於該第一可變電阻元件之重設電壓。
  12. 如請求項1之非揮發性半導體記憶裝置，其中在針對一選定記憶體單元之一寫入操作之前，連接至包含該選定記憶體單元之記憶體墊之該第二可變電阻元件在針對該記憶體單元之一寫入操作之前自一高電阻狀態改變至一低電阻狀態，及在針對該選定記憶體單元之該寫入操作之後，連接至包含該選定記憶體單元之記憶體墊之該第二可變電阻元件在針對該記憶體單元之該寫入操作之後自一低電阻狀態改變至一高電阻狀態。
  13. 如請求項1之非揮發性半導體記憶裝置，其中在針對一選定記憶體單元之一讀取操作之前，連接至包含該 選定記憶體單元之記憶體墊之該第二可變電阻元件在針對該記憶體單元之一讀取操作之前自一高電阻狀態改變至一低電阻狀態，及在針對該選定記憶體單元之該讀取操作之後，連接至包含該選定記憶體單元之記憶體墊之該第二可變電阻元件在針對該記憶體單元之該讀取操作之後自一低電阻狀態改變至一高電阻狀態。
  14. 如請求項1之非揮發性半導體記憶裝置，其中該記憶體單元包含串聯連接至該第一可變電阻元件之一第一二極體。
  15. 如請求項14之非揮發性半導體記憶裝置，其中該第一二極體經連接以使自該第二線至該第一線之一方向作為一正向方向。
  16. 如請求項3之非揮發性半導體記憶裝置，其中該虛設記憶體單元包含由與該第一可變電阻元件之材料相同之一材料形成之一第三可變電阻元件，且包含串聯連接至該第三可變電阻元件之一第二二極體。
  17. 如請求項16之非揮發性半導體記憶裝置，其中該第二二極體經連接以使自該第二線至該第四線之一方向作為一正向方向。
  18. 如請求項1之非揮發性半導體記憶裝置，其中該第一可變電阻元件與該第二可變電阻元件之不同點為其之一材料或其之一形狀。
  19. 如請求項7之非揮發性半導體記憶裝置，其中該第三線具有經由一第一開關電晶體而連接至一行控制電路之一端，且具有經由一第二開關電晶體而連接至一列控制電路 之另一端。
  20. 如請求項7之非揮發性半導體記憶裝置，其中該記憶體單元具有一堆疊結構，該第一記憶體墊中之記憶體單元之一堆疊順序與該第二記憶體墊之記憶體單元之堆疊順序相同。
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