CN109524041A - 电阻变化型存储器 - Google Patents

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Abstract

实施方式提供一种能够提高可靠性的电阻变化型存储器。实施方式的电阻变化型存储器包含：存储单元，设置在第1及第2位线与字线之间；第1晶体管，设置在第1位线与衬底(90)之间，且连接在选择栅极线(SGa)；第2晶体管，设置在第2位线与衬底(90)之间，且连接在选择栅极线(SGb)；以及第3晶体管，连接在与第1选择栅极线(SGa)相邻的虚设选择栅极线(DSG)。在选择了选择栅极线(SGa)的情况下，将电压VSG施加至选择栅极线(SGa)，将电压VSGA(＜VSG)施加至虚设选择栅极线(DSG)。在选择了选择栅极线(SGb)的情况下，将电压VSGA或电压VSGU施加至选择栅极线(SGa)，将电压VSGU施加至虚设选择栅极线(DSG)。

Description

电阻变化型存储器
[相关申请案]
本申请案享有以日本专利申请案2017-178874号(申请日：2017年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种电阻变化型存储器。
背景技术
作为新的存储器元件，像ReRAM(resistive random access memory，电阻式随机存取存储器)及PCRAM(programmable conductor random access memory，可编程导体随机存取存储器)一样的电阻变化型存储器的开发及研究正在推进。
发明内容
实施方式提供一种能够提高可靠性的电阻变化型存储器。
实施方式的电阻变化型存储器包含：衬底；第1及第2位线，在相对于所述衬底的表面垂直的第1方向延伸，在相对于所述衬底的表面平行的第2方向相邻；第1及第2字线，在相对于所述衬底的表面平行的第3方向延伸；第1存储单元，设置在所述第1位线与所述第1字线之间；第2存储单元，设置在所述第2位线与所述第2字线之间；第1选择晶体管，设置在所述第1位线与所述衬底之间，且具有第1通道部及连接在第1选择栅极线的第1栅极；第2选择晶体管，设置在所述第2位线与所述衬底之间，且具有第2通道部及连接在第2选择栅极线的第2栅极；以及第3选择晶体管，连接于在所述第2方向与所述第1选择栅极线相邻的虚设选择栅极线，且具有第3栅极；在选择了所述第1选择栅极线的情况下，将第1电压施加至所述第1选择栅极线，将小于所述第1电压的第2电压施加至所述虚设选择栅极线，在选择了所述第2选择栅极线的情况下，将所述第1电压施加至所述第2选择栅极线，将所述第2电压或所述第2电压以下的第3电压施加至所述第1选择栅极线，将所述第3电压施加至所述虚设选择栅极线。
附图说明
图1是表示实施方式的电阻变化型存储器的构成例的框图。
图2是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的图。
图3是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的鸟瞰图。
图4是表示实施方式的电阻变化型存储器的存储单元阵列的构成例的电路图。
图5是表示实施方式的电阻变化型存储器的存储单元阵列的结构例的俯视图。
图6是表示实施方式的电阻变化型存储器的存储单元阵列的结构例的剖视图。
图7是表示第1实施方式的电阻变化型存储器的电路构成的一例的示意图。
图8是表示第1实施方式的电阻变化型存储器的电路构成的一例的示意图。
图9是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。
图10是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。
图11是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。
图12是用来说明第1实施方式的电阻变化型存储器的动作例的示意图。
图13是表示第2实施方式的电阻变化型存储器的电路构成的一例的示意图。
图14是表示第2实施方式的电阻变化型存储器的电路构成的一例的示意图。
图15是表示第3实施方式的电阻变化型存储器的结构例的剖视图。
图16是表示第4实施方式的电阻变化型存储器的结构例的鸟瞰图。
图17是表示第4实施方式的电阻变化型存储器的结构例的俯视图。
具体实施方式
参照图1至图17，对实施方式的电阻变化型存储器进行说明。
以下，一面参照附图，一面对本实施方式详细地进行说明。在以下的说明中，对具有相同的功能及构成的要素标注相同符号。
另外，在以下的各实施方式中，在末尾标注有伴随用来区别化的数字/英文的参照符号(例如，字线WL或位线BL、各种电压及信号等)的构成要素在也可以不相互区别的情况下，使用将末尾的数字/英文省略的记载(参照符号)。
(1)第1实施方式
参照图1至图12，对第1实施方式的电阻变化型存储器的构成及动作进行说明。
(a)构成例
参照图1至图8，对本实施方式的电阻变化型存储器的构成例进行说明。
图1是表示本实施方式的电阻变化型存储器的构成例的框图。
如图1所示，本实施方式的电阻变化型存储器包含：存储单元阵列11、字线控制电路12、选择栅极线控制电路13、全局位线控制电路14、读出放大器电路15、及电压产生电路16、及控制电路17。
存储单元阵列11包含多个存储单元。存储单元阵列11包含多条字线WL、多条位线、多条选择栅极线SG、及多条全局位线GBL。
存储单元连接在字线WL及位线BL。位线经由选择晶体管的电流路径，连接在全局位线GBL。选择晶体管的栅极连接在选择栅极线SG。
存储单元阵列11包含虚设字线DWL及虚设选择栅极线DSG。
关于存储单元阵列11的内部构成将在下文叙述。
字线控制电路12控制多条字线WL。字线控制电路12控制多条字线WL的活化及非活化。字线控制电路12控制字线WL的电位。由此，字线控制电路12与存储单元阵列11的行相关，能够将特定的存储单元设定为选择状态。
字线控制电路12控制虚设字线DWL的电位。
例如，字线控制电路12包含字线解码电路及字线驱动器等。
选择栅极线(SG)控制电路13控制多条选择栅极线SG。选择栅极线控制电路13控制选择栅极线SG的电位。选择栅极线控制电路13通过控制多条选择栅极线SG的活化及非活化，能够将特定的位线BL电连接在特定的全局位线GBL。
选择栅极线控制电路13能够控制虚设选择栅极线DSG的电位。
例如，选择栅极线控制电路13包含选择栅极线解码电路等。
全局位线(GBL)控制电路14控制多条全局位线GBL。全局位线控制电路14控制全局位线GBL的电位。全局位线控制电路14控制多条全局位线GBL的活化及非活化。由此，全局位线控制电路14与存储单元阵列11的列相关，能够将特定的存储单元设定为选择状态。
例如，全局位线控制电路14包含全局位线解码电路及全局位线驱动器等。
读出放大器电路15从存储单元阵列11读出数据。
例如，在读出动作时，将选择状态的存储单元的输出信号输出至全局位线GBL。读出放大器电路15将全局位线GBL上的信号读出，并将已经读出的信号放大。读出放大器电路15基于已经取得的信号，判别存储单元所保持的数据。
例如，读出放大器电路15也可以具有缓冲器电路(缓冲器功能)。
此外，读出放大器电路15在写入动作时，也存在为了控制全局位线GBL及位线的电位而驱动的情况。
电压产生电路16产生相对于存储单元阵列11的写入动作、读出动作及删除动作用的各种电压。电压产生电路16将已经产生的各种电压供给至字线控制电路12、选择栅极线控制电路13、及全局位线控制电路14等。
控制电路17根据电阻变化型存储器10的动作，控制其它的电路12～16的动作。控制电路17例如包含逻辑控制电路、I/O(input/output，输入/输出)电路(输入输出电路)、解码电路及寄存器电路等。
控制电路17从存储器控制器(未图示)接收控制信号CNT及地址ADR。在控制电路17与存储器控制器之间传送数据DT。
控制电路17基于控制信号(及指令)CNT，执行相对于存储单元阵列11的动作。
控制电路17将地址ADR(或，地址的解码结果)供给至字线控制电路12、选择栅极线控制电路13、及全局位线控制电路14。基于地址ADR的解码结果，字线控制电路12、选择栅极线控制电路13及全局位线控制电路14控制存储单元阵列11的字线WL、选择栅极线SG、及全局位线GBL的活化及非活化。
在写入动作时，将数据DT写入至已经选择的存储单元。在读出动作时，将从存储单元读出的数据向存储器控制器传送。
＜存储单元阵列的内部构成＞
图2是表示本实施方式的电阻变化型存储器的存储单元阵列的布局的一例的图。
如图2所示，存储单元阵列11包含多个存储器区域MA。存储器区域MA为至少包含存储单元、选择晶体管、字线、位线、全局位线及选择栅极线的区域。
存储器区域MA包含多个控制单位(选择单位)CMB。
例如，在相对于存储单元阵列11的动作时，选择多个控制单位CMB中的1个，对已经选择的控制单位CMB执行特定的动作。
存储单元阵列11包含多个虚设区域DA。虚设区域DA配置在2个存储器区域MA间。
虚设区域DA为至少包含虚设单元、虚设选择晶体管、虚设字线、虚设位线、及虚设选择栅极线的区域。
图3是表示本实施方式的电阻变化型存储器的存储单元阵列的结构的一例的鸟瞰图。
如图3所示，在本实施方式的电阻变化型存储器中，存储单元阵列11具有三维结构。
位线BL在Z方向延伸。Z方向为相对于衬底(芯片)90的表面垂直的方向。垂直结构的位线BL在衬底90的X-Y平面中，配置为矩阵状。
字线WL在X方向延伸。X方向为相对于衬底90的表面平行的方向。于在Z方向相邻的字线WL间，设置着绝缘层(未图示)。
全局位线GBL在Y方向延伸。Y方向为相对于衬底90的表面平行的方向。Y方向与X方向交叉。
多个阶层LY积层在Z方向。在各阶层LY中，多个存储单元MC沿着X方向及Y方向排列。存储单元MC积层在Z方向。
位线BL跨及多个阶层LY。在各阶层LY中，位线BL与排列在Z方向的多条字线WL交叉。
存储器膜24设置在位线BL与字线WL之间。例如，存储器膜24沿着位线BL的与字线WL对向的侧的侧面，在Z方向连续。夹持在位线BL与字线WL之间的存储器膜24的部分作为存储单元MC而发挥功能。例如，存储单元MC为可变电阻元件或相变元件。
存储器膜24为电阻变化膜。例如，存储器膜24使用硫属化物系材料(例如，GeSbTe)、过渡金属氧化物(例如，氧化钛)、半导体(例如，a-Si)与过渡金属氧化物的积层膜等。
作为存储器膜24的电阻变化膜的电阻值由利用施加至该膜的电压、电流、电压/电流所产生的热等而可逆地变化。电阻变化膜的变化的电阻值实质上维持至再次施加特定的电压/电流为止。作为存储器膜24的电阻变化膜可取2个以上的电阻值。由此，存储单元MC的可变的电阻值与1比特以上的数据建立关联。
根据此种电阻变化膜24的性质，存储单元MC能够将数据DT实质上非易失地存储。
例如，在本实施方式中，将存储单元MC(存储器膜24)的低电阻状态称为设定状态，将存储单元MC的高电阻状态称为重设状态。将用来使存储单元MC的电阻状态为设定状态的动作称为设定动作，将用来使存储单元MC的电阻状态为重设状态的动作称为重设动作。
在存储器区域MA内，多个选择晶体管ST设置在存储单元MC的下方。多个选择晶体管ST二维地排列在衬底90的上方。
选择晶体管ST设置在位线BL与全局位线GBL之间。
选择晶体管ST为纵型TFT(Thin Film Transistor，薄膜晶体管)。选择晶体管ST的电流路径在相对于衬底表面垂直的方向(Z方向)延伸。
选择晶体管ST具有柱状的半导体层(主体部)21。选择晶体管ST的源极/漏极(扩散层)20、22排列在Z方向。一个源极/漏极20设置在全局位线GBL与半导体层21之间。另一个源极/漏极22设置在半导体层21与位线BL之间。
选择晶体管ST的源极/漏极20连接在全局位线GBL。选择晶体管ST的源极/漏极22连接在位线BL。
选择晶体管ST的电流路径20、21、22针对每个位线BL独立。选择晶体管ST与位线BL一对一地对应。
例如，选择晶体管ST的栅极结构具有双栅极结构。
导电层SG隔着栅极绝缘膜23，与Y方向的半导体层21的侧面对向。导电层SG为选择晶体管ST的栅极电极。选择晶体管ST的栅极电极SG在X方向延伸。排列在X方向的选择晶体管ST共有栅极电极SG。栅极电极SG用作选择栅极线SG。例如，夹持1个半导体层21的2个导电层SG作为1个选择栅极线SG而发挥功能。
在Y方向相邻的2个选择晶体管ST连接在互不相同的选择栅极线SG。
于在Y方向相邻的2个选择晶体管ST中，绝缘层(未图示)设置在导电层(选择栅极线)SG间。
虚设区域DA与存储器区域MA相邻。
例如，虚设区域DA内的结构与存储器区域MA内的结构实质上相同。虚设区域DA内的存储单元(虚设单元)不用作用户数据的存储元件。
多个虚设单元DC在虚设区域DA内，至少排列在Z方向及X方向。存储器膜24设置在虚设字线DWL与虚设位线DBL之间。虚设单元DC设置在虚设字线DWL与虚设位线DBL交叉的位置。例如，虚设字线DWL从字线WL电分离。
全局位线GBL跨及虚设区域DA与存储器区域MA。在虚设区域DA中，在虚设位线DBL与全局位线GBL之间，设置着虚设选择晶体管DST。
在虚设区域DA内，虚设选择晶体管DST的栅极连接在虚设选择栅极线DSG。
图4是本实施方式的电阻变化型存储器中的存储单元阵列的等效电路图。在图4中，关于连接在某1个全局位线的多条位线，将存储单元阵列11内的4个阶层LY抽出并图示。
在存储单元阵列11(例如，控制单位CMB)的各阶层LY中，设置着多条字线WLa(WLa＜0＞、WLa＜1＞、WLa＜2＞、WLa＜3＞)、WLb(WLb＜0＞、WLb＜1＞、WLb＜2＞、WLb＜3＞)。
多条字线WLa针对每个阶层LY而电分离。多条字线WLb针对每个阶层LY而电分离。在各阶层LY中，字线WLa(例如，字线WLa＜3＞)从字线WLb(例如，字线WLb＜3＞)电分离。
位线BL(BL＜0＞、BL＜1＞、BL＜2＞、BL＜3＞)跨及多个阶层LY。
存储单元MC的一端连接在1个字线WL(WLa、WLb)，存储单元MC的另一端连接在1个位线BL。
在位于相同的阶层LY的多个存储单元(例如，可变电阻元件)MC中，连接在相同的位线BL的2个存储单元MC连接在互不相同的字线WLa、WLb。
连接在相同的字线WLa(或相同的字线WLb)的多个存储单元MC连接在互不相同的位线BL。
多条位线BL连接在对应的选择晶体管ST(ST＜0＞、ST＜1＞、ST＜2＞、ST＜3＞)电流路径的一端。选择晶体管ST的电流路径的另一端连接在全局位线GBL。
各选择晶体管ST的栅极连接在互不相同的选择栅极线SG(SG＜0＞、SG＜1＞、SG＜2＞、SG＜3＞)。
在虚设区域DA内的各阶层LY中，设置着多条虚设字线DWLa(DWLa＜0＞、DWLa＜1＞、DWLa＜2＞、DWLa＜3＞)、DWLb(DWLb＜0＞、DWLb＜1＞、DWLb＜2＞、DWLb＜3＞)。
例如，位线BL＜0＞经由选择晶体管ST＜0＞的电流路径，连接在全局位线GBL。选择晶体管ST＜0＞设置在存储器区域MA的端部(存储器区域MA与虚设区域DA的交界附近)。选择晶体管ST＜0＞的栅极连接在选择栅极线SG＜0＞(SGa)。
例如，位线BL＜1＞经由选择晶体管ST＜1＞的电流路径，连接在全局位线GBL。选择晶体管ST＜1＞在存储器区域MA与虚设区域DA的交界侧的相反侧中，与选择晶体管ST＜0＞相邻。选择晶体管ST＜1＞的栅极连接在选择栅极线SG＜1＞(SGb)。选择栅极线SG＜b＞与选择栅极线SG＜0＞相邻。
虚设区域DA内的虚设单元DC连接在虚设位线DBL。
在各阶层LY中，2个虚设单元DC连接在1个虚设位线DBL。在连接在1个阶层LY的相同的虚设位线DBL的2个虚设单元DC中，一个虚设单元DC连接在1个虚设字线DWLa，另一个虚设单元DC连接在虚设字线DWLb。
虚设位线DBL连接在虚设选择晶体管DST的电流路径的一端。虚设选择晶体管DST的电流路径的另一端连接在全局位线GBL。
虚设选择晶体管DST的栅极连接在虚设选择栅极线DSG。
在存储器区域MA与虚设区域DA的交界部分中，多条选择栅极线SG中1个选择栅极线SG＜0＞与虚设选择栅极线DSG相邻。
以下，将多条选择栅极线SG中与虚设选择栅极线DSG相邻的选择栅极线表述为选择栅极线SGa。将多条选择栅极线中不与虚设选择栅极线DSG相邻的选择栅极线表述为选择栅极线SGb。
选择栅极线SGa配置在Y方向的存储器区域MA的端部。以下，为了构成的区别化，也将与虚设选择栅极线DSG相邻的选择栅极线SGa称为端选择栅极线SGa。
图5是用来说明本实施方式的电阻变化型存储器中的存储单元阵列的结构例的俯视图。在图5中，将存储单元阵列的控制单位CMB的1个阶层的一部分抽出并图示。
图6是用来说明本实施方式的电阻变化型存储器中的存储单元阵列的结构例的剖视图。
如图5及图6所示，与控制单位(以下，也称为功能块或梳齿(comb))CMB的1个阶层LY，将2个字线WLa、WLb设置在存储器区域MA内。在阶层LY内，字线WLa从字线WLb分离。
各字线WL(WLa、WLb)为具有梳状的平面形状的导电层。
梳状的字线WL中梳齿的部分(以下，称为爪(finger))50(50a、50b)在X方向延伸。
多个爪50连接在梳状的导电层中梳的轴的部分(以下，称为轴部)55(55a、55b)。轴部55在Y方向延伸。
字线WLa的爪50a配置在字线WLb的爪50b间。字线WLa的轴部55a设置在存储器区域MA的X方向的一端侧。字线WLa的轴部55a设置在存储器区域MA的X方向的另一端侧。
1个爪50设置在排列在Y方向的位线BL间。爪50与位线BL的Y方向的侧面对向。存储器膜24设置在位线BL与爪50之间。
选择栅极线SG在Z方向，设置在与爪50上下重叠的位置。在1个爪50的下方，设置着作为选择栅极线SG的2个导电层59。1个爪50的下方的2个导电层59为互不相同的选择栅极线SG。
在虚设区域DA内，例如，设置着2个虚设字线DWLb、DWLa。虚设字线DWLa也可以与虚设字线DWLb连接。
虚设选择栅极线DSG包含2个导电层59x。一个导电层59x设置在Z方向的虚设字线DWLa的下方。另一个导电层59x设置在Z方向的虚设字线DWLb的下方。
在存储器区域MA与虚设区域DA的交界部分中，虚设选择栅极线DSG隔着绝缘层(未图示)，与端选择栅极线SGa相邻。
像以下一样，本实施方式的电阻变化型存储器能够防止起因于相邻的虚设选择栅极线DSG与选择栅极线SGa之间的电位差的虚设选择栅极线DSG与选择栅极线SGa之间的绝缘击穿。
＜电路构成＞
参照图7及图8，对本实施方式的电阻变化型存储器的电路构成进行说明。
图7是用来说明本实施方式的电阻变化型存储器的选择栅极线的控制用的构成的示意图。
在图7中，为了使说明明确化，而将存储单元阵列11内的功能块CMB中配置着选择栅极线SG的阶层抽出并图示。
如图7所示，选择栅极线控制电路13包含多条选择栅极线解码电路130、及至少1个虚设选择栅极线解码电路139。
多条选择栅极线解码电路130与功能块CMB内的选择栅极线SG一对一地对应。1个选择栅极线解码电路130连接在对应的选择栅极线SG。
虚设选择栅极线解码电路139连接在功能块CMB内的虚设选择栅极线DSG。
多个P型晶体管(例如，FET(Field Effect Transistor，场效应晶体管))PT以与选择栅极线SG及虚设选择栅极线DSG一对一地对应的方式，例如，设置在选择栅极线控制电路13内。
P型晶体管PT利用信号GSG，来控制选择栅极线解码电路130与选择栅极线SG的电连接、及虚设选择栅极线解码电路139与虚设选择栅极线DSG的电连接。
多个P型晶体管PT的栅极连接在共通的配线。将信号GSG供给至多个P型晶体管PT的栅极。根据信号GSG的信号电平，一次控制多个P型晶体管的导通及截止。
各选择栅极线解码电路130经由对应的P型晶体管PT的电流路径，连接在对应的选择栅极线SG(SGa、SGb)。
虚设选择栅极线解码电路139经由对应的P型晶体管PT的电流路径，连接在虚设选择栅极线DSG。
P型晶体管PT在基于选择地址，选择(活化)了对应的功能块CMB的情况下，利用“L(low，低)”电平的信号GSG而导通。利用导通状态的P型晶体管PT，将选择栅极线解码电路130连接在选择栅极线SG，将虚设选择栅极线解码电路139连接在虚设选择栅极线DSG。
P型晶体管PT在不选择(非活化)对应的功能块CMB的情况下，利用“H(high，高)”电平的信号GSG而截止。利用截止状态的P型晶体管PT，将选择栅极线解码电路130从选择栅极线SG电分离，将虚设选择栅极线解码电路139从虚设选择栅极线DSG电分离。
多个N型晶体管(例如，FET)NT以与选择栅极线SG及虚设选择栅极线DSG一对一地对应的方式，例如，设置在选择栅极线控制电路13内。
N型晶体管NT利用信号GSGU，将电压(非选择电压)VSGU供给至选择栅极线SG及虚设选择栅极线DSG。以下，将施加有电压VSGU的端子表述为电压端子VSGU。
多个N型晶体管NT的栅极接在共通的配线连。将信号GSGU供给至多个N型晶体管NT的栅极。根据信号GSGU的信号电平，一次控制多个N型晶体管NT的导通及截止。
选择栅极线SG及虚设选择栅极线DSG经由对应的N型晶体管NT，连接在电压端子VSGU。
N型晶体管NT在基于选择地址，选择(活化)了对应的功能块CMB的情况下，利用“L”电平的信号GSGU而截止。利用截止状态的N型晶体管NT，将选择栅极线SG及虚设选择栅极线DSG从电压端子VSGU电分离。
N型晶体管NT在不选择(非活化)对应的功能块CMB的情况下，利用“H”电平的信号GSGU而导通。利用导通状态的N型晶体管NT，电压端子VSGU电连接在选择栅极线SG及虚设选择栅极线DSG。
选择栅极线解码电路130能够根据动作对象的选择地址，将多个电压VSG、VSGA、VSGU中的1个电压供给至选择栅极线SG。
选择栅极线解码电路130在选择了对应的选择栅极线SG的情况下，将选择电压VSG供给至对应的选择栅极线(选择选择栅极线)SG。
选择栅极线解码电路130在选择了与对应的选择栅极线SG相邻的其它的选择栅极线的情况下，将第1非选择电压VSGA供给至对应的选择栅极线(非选择选择栅极线)SG。
选择栅极线解码电路130在不选择对应的选择栅极线且对应的选择栅极线不与选择选择栅极线相邻的情况下，将第2非选择电压VSGU供给至对应的选择栅极线(非选择选择栅极线)SG。
选择电压VSG的电压值高于第1非选择电压VSGA的电压值。第1非选择电压VSGA的电压值高于第2非选择电压VSGU的电压值。但是，存在如下情况：根据电阻变化型存储器执行的动作，第2非选择电压VSGU的电压值成为与第1非选择电压VSGA的电压值实质上相同的值。
在本实施方式的电阻变化型存储器中，虚设选择栅极线解码电路139能够根据存储器区域MA内的动作对象的选择地址，将多个电压VSGA、VSGU中的1个电压供给至虚设选择栅极线DSG。
在选择了与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下，虚设选择栅极线解码电路139将第1非选择电压VSGA(＜VSG)施加至虚设选择栅极线DSG。
在不选择与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下(在选择了选择栅极线SGb的情况下)，虚设选择栅极线解码电路139将第2非选择电压VSGU(＜VSGA)施加至虚设选择栅极线DSG。
图8是表示本实施方式的电阻变化型存储器中的选择栅极线控制电路的内部构成的一例的等效电路图。
如图8所示，选择栅极线解码电路130(130＜0＞)以与3个电压VSG、VSGA、VSGU对应的方式，包含3个传送栅极TGI、TG2、TG3。
例如，图示了选择栅极线解码电路130与端选择栅极线SGa(SG＜0＞)对应的电路。但是，选择栅极线解码电路130的内部构成在多条选择栅极线SG中，实质上相同。但是，用来控制选择栅极线解码电路130的活化/非活化(选择/非选择)的各种控制信号SEL、SELn、USEL1、USELn1、USEL2、USELn2针对每个选择栅极线解码电路130而不同。
传送栅极TG1连接在施加有电压VSG的端子与P型晶体管PT之间。传送栅极TG1的导通及截止由控制信号SEL＜0＞、SELn＜0＞来控制。控制信号SEL＜0＞、SELn＜0＞为基于表示对应的选择栅极线SG＜0＞的地址的解码结果(解码信号)产生的信号。
将控制信号(选择信号)SEL＜0＞、SELn＜0＞供给至传送栅极TG1的控制端子。
将控制信号SEL＜0＞供给至传送栅极TG1的N型晶体管N1的栅极。将控制信号SELn＜0＞供给至传送栅极TG1的P型晶体管P1的栅极。控制信号SEL＜0＞及控制信号SELn＜0＞具有相互互补的关系。
控制信号SEL＜0＞在选择了与解码电路130＜0＞对应的选择栅极线SG(此处为选择栅极线SG＜0＞)的情况下，设定为“H”电平。控制信号SELn＜0＞在将控制信号SEL＜0＞设定为“H”电平的情况下，设定为“L”电平。控制信号SEL＜0＞在不选择与解码电路130＜0＞对应的选择栅极线SG的情况下，设定为“L”电平。控制信号SELn＜0＞在将控制信号SEL设定为“L”电平的情况下，设定为“H”电平。
在将传送栅极TG1设定为导通状态的情况下，将电压VSG施加至选择栅极线SG＜0＞。
传送栅极TG2连接在施加有电压VSGA的端子与P型晶体管PT之间。传送栅极TG2的导通及截止由控制信号USEL1＜0＞、USELn1＜0＞来控制。例如，控制信号USEL1＜0＞、USELn1＜0＞为基于表示与对应的选择栅极线SG＜0＞相邻的选择栅极线SG＜1＞的地址的解码结果产生的信号。
将控制信号USEL1＜0＞、USELn1＜0＞供给至传送栅极TG2的控制端子。
将控制信号USEL1＜0＞供给至传送栅极TG2的N型晶体管N2的栅极。将控制信号USELn1＜0＞供给至传送栅极TG2的P型晶体管P2的栅极。控制信号USEL1＜0＞及控制信号USELn1＜0＞具有相互互补的关系。
控制信号USEL1＜0＞在选择了与跟解码电路130＜0＞对应的选择栅极线SG相邻的选择栅极线(此处为选择栅极线SG＜1＞)的情况下，设定为“H”电平。控制信号USELn1＜0＞在将控制信号USEL1＜0＞设定为“H”电平的情况下，设定为“L”电平。
控制信号USEL1＜0＞在不选择与解码电路130＜0＞对应的选择栅极线SG及与对应的选择栅极线SG相邻的选择栅极线的情况下，设定为“L”电平。控制信号USELn1＜0＞在将控制信号USEL1＜0＞设定为“L”电平的情况下，设定为“H”电平。
在将传送栅极TG2设定为导通状态的情况下，将电压VSGA施加至选择栅极线SG＜0＞。
传送栅极TG3连接在施加有电压VSGU的端子与P型晶体管PT之间。传送栅极TG3的导通及截止由控制信号USEL2＜0＞、USELn2＜0＞来控制。例如，控制信号USEL2＜0＞、USELn2＜0＞为基于表示对应的选择栅极线SG＜0＞及相邻的选择栅极线SG＜1＞以外的选择栅极线的地址的解码结果产生的信号。
将控制信号USEL2＜0＞、USELn2＜0＞供给至传送栅极TG3的控制端子。
将控制信号USEL2＜0＞供给至传送栅极TG3的N型晶体管N3的栅极。将控制信号USELn2＜0＞供给至传送栅极TG3的P型晶体管P3的栅极。控制信号USEL2及控制信号USELn2具有相互互补的关系。
控制信号USEL2＜0＞在选择了与解码电路130＜0＞对应的选择栅极线SG及与该选择栅极线相邻的选择栅极线SG以外的选择栅极线的情况下，设定为“H”电平。控制信号USELn2＜0＞在将控制信号USEL2＜0＞设定为“H”电平的情况下，设定为“L”电平。
控制信号USEL2＜0＞在选择了与解码电路130对应的选择栅极线SG或与对应的选择栅极线相邻的选择栅极线SG的情况下，设定为“L”电平。控制信号USELn2＜0＞在将控制信号USELn2＜0＞设定为“L”电平的情况下，设定为“H”电平。
在将传送栅极TG3设定为导通状态的情况下，将电压VSGU施加至选择栅极线SG＜0＞。
这样，根据选择地址，将多个传送栅极TG1、TG2、TG3中的任一个设定为导通状态，将特定的电压施加至选择栅极线SG＜1＞。
虚设选择栅极线解码电路139以与2个电压VSGA、VSGU对应的方式，包含2个传送栅极(MOS(metal oxide semiconductor，金属氧化物半导体)开关)TGA、TGB。
传送栅极TGA连接在施加有电压VSGA的端子与P型晶体管PT之间。传送栅极TGA的导通及截止由控制信号SEL＜0＞、SELn＜0＞来控制。
将控制信号SEL＜0＞、SELn＜0＞供给至传送栅极TGA的控制端子。将控制信号SEL＜0＞供给至传送栅极TGA的N型晶体管NA的栅极。将控制信号SELn＜0＞供给至传送栅极TGA的P型晶体管PA的栅极。控制信号SEL＜0＞与控制信号SELn＜0＞具有相互互补的关系。
控制信号SEL＜0＞在选择了与跟虚设选择栅极线解码电路139对应的虚设选择栅极线DSG相邻的选择栅极线(端选择栅极线)SGa的情况下，设定为“H”电平。控制信号SELn＜0＞在将控制信号SEL＜0＞设定为“H”电平的情况下，设定为“L”电平。
控制信号SEL＜0＞在不选择与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下，设定为“L”电平。控制信号SELn＜0＞在将控制信号SEL＜0＞设定为“L”电平的情况下，设定为“H”电平。
在控制信号SEL＜0＞为“H”电平的情况下，传送栅极TGA导通。在将传送栅极TGA设定为导通状态的情况下，将电压VSGA施加至虚设选择栅极线DSG。
传送栅极TGB连接在施加有电压VSGU的端子与P型晶体管PT之间。传送栅极TGB的导通及截止由控制信号SEL＜0＞、SELn＜0＞来控制。
将控制信号SEL＜0＞、SELn＜0＞供给至传送栅极TGB的控制端子。将控制信号SELn＜0＞供给至传送栅极TGB的N型晶体管NB的栅极。将控制信号SEL＜0＞供给至传送栅极TGB的P型晶体管PB的栅极。
相对于传送栅极TGB的控制信号SEL＜0＞、SELn＜0＞与相对于传送栅极TGA的控制信号SEL＜0＞、SELn＜0＞相同。输入至各晶体管的控制信号利用传送栅极TGA与传送栅极TGB反转，所以传送栅极TGB不与传送栅极TGA同时设定为导通状态。
在控制信号SEL＜0＞为“L”电平的情况下，传送栅极TGB导通。在将传送栅极TGB设定为导通状态的情况下，将电压VSGU施加至虚设选择栅极线DSG。
根据选择地址，将多个传送栅极TGA、TGB中的任一个设定为导通状态，将特定的电压施加至虚设选择栅极线DSG。
这样，相对于虚设选择栅极线解码电路139的控制信号SEL＜0＞、SELn＜0＞为与相对于与虚设选择栅极线DSG相邻的选择栅极线(端选择栅极线)SG＜1＞的解码电路130的控制信号SEL＜0＞、SELn＜0＞相同的信号。
由此，相对于虚设选择栅极线解码电路139的控制信号与相对于与虚设选择栅极线DSG相邻的选择栅极线SG＜1＞的解码电路130的控制信号共通化。
根据图7及图8的构成，本实施方式的电阻变化型存储器能够利用相对较简易的控制，使用多个电压控制虚设选择栅极线DSG的电位。
(b)动作例
参照图9至图12，对本实施方式的电阻变化型存储器的动作例进行说明。
(b1)写入动作
在要求相对于电阻变化型存储器的动作的情况下，本实施方式的电阻变化型存储器从存储器控制器接收指令、控制信号及地址。
在根据指令，对电阻变化型存储器命令写入动作的情况下，控制电路17为了写入动作，执行相对于各电路的各种控制。
电压产生电路16产生写入动作用的各种电压。电压产生电路16将已经产生的电压传送至字线控制电路12、选择栅极线控制电路13及全局位线控制电路14等。
基于选择地址ADR，选择多个功能块CMB中的1个。另外，基于选择地址，选择字线WL、选择栅极线SG及全局位线GBL。由此，将选择功能块CMB内的存储单元选择。
字线控制电路12基于选择地址ADR，将选择功能块CMB内的多条字线WL中的1个选择。由此，字线控制电路12使选择字线WL活化。字线控制电路12对选择字线WL施加写入动作用的电压。
字线控制电路12将选择功能块CMB内的非选择字线WL、及非选择功能块CMB内的非选择字线WL设定为非活化状态。例如，字线控制电路12对非选择字线WL施加非选择电压。字线控制电路12控制虚设字线DWL的电位。
全局位线控制电路14基于选择地址ADR，将选择功能块CMB的多条全局位线GBL中的1个选择。由此，全局位线控制电路14使选择全局位线GBL活化。全局位线控制电路14对选择全局位线GBL施加写入动作用的电压。
全局位线控制电路14将选择功能块CMB内的非选择全局位线GBL、及非选择功能块CMB内的非选择全局位线GBL设定为非活化状态。例如，全局位线控制电路14对非选择全局位线GBL施加非选择电压。
此外，在写入动作中，根据应执行的动作是重设动作还是设定动作，来适当设定施加至选择字线WL及选择全局位线GBL的电压的大小。
选择栅极线控制电路13基于选择地址ADR，将选择功能块CMB的多条选择栅极线SG中的1个选择。由此，选择栅极线控制电路13使选择选择栅极线SG活化。
选择栅极线控制电路13将选择功能块CMB内的非选择选择栅极线SG、及非选择功能块CMB内的选择栅极线SG及虚设选择栅极线DSG设定为非活化状态。
选择栅极线控制电路13控制虚设选择栅极线DSG的电位。
在本实施方式的电阻变化型存储器中，像以下一样，根据选择功能块CMB内的选择选择栅极线的位置(地址)，来控制施加至虚设选择栅极线DSG的电压。
＜在选择了端选择栅极线以外的选择栅极线的情况下＞
为了将选择单元连接在全局位线GBL，而将选择功能块CMB内的多条选择栅极线SG中的1个选择(活化)。
图9是用来说明在选择了端选择栅极线以外的选择栅极线的情况下的各选择栅极线的电位的关系的示意图。图10是用来说明在选择了端选择栅极线以外的选择栅极线的情况下的各选择栅极线的电位的关系的电路图。
如图9及图10的例所示，选择(活化)1个选择栅极线SGb(此处为选择栅极线SG＜2＞)。选择栅极线SGb配置在比存储器区域MA的端靠功能块CMB的内侧。选择栅极线SGb不与虚设选择栅极线DSG相邻。
选择电压VSG由选择栅极线解码电路130施加至已经选择的选择栅极线SGb。
例如，在写入动作为设定动作的情况下，选择电压VSG的电压值设定为4V。例如，在写入动作为重设动作的情况下，选择电压VSG的电压值设定为8.5V。
对与选择选择栅极线SGb相邻的至少1个选择栅极线SGb，由对应的选择栅极线解码电路130施加第1非选择电压VSGA。第1非选择电压VSGA的电压值低于选择电压VSG的电压值。
例如，在设定动作中，在选择电压VSG的电压值为4V的情况下，将第1非选择电压VSGA的电压值设定为0.5V。例如，在重设动作中，在选择电压VSG的电压值为8.5V的情况下，将第1非选择电压VSGA的电压值设定为4V。
对与选择选择栅极线SGb相邻的非选择选择栅极线SGb以外的非选择选择栅极线SG，施加第2非选择电压VSGU。
第2非选择电压VSGU的电压值低于第1非选择电压VSGA的电压值。
在与虚设选择栅极线DSG相邻的端选择栅极线SGa为非选择的情况下，将第2非选择电压VSGU由虚设选择栅极线解码电路139施加至虚设选择栅极线DSG。
虚设选择栅极线DSG与端选择栅极线SGa之间的电位差为“VSGU－VSGU”。
由此，在本实施方式中，虚设选择栅极线DSG与选择栅极线SGa之间的电位差变小(实质上为零)。
另外，在端选择栅极线SGa与选择选择栅极线SGb相邻的情况下，将第1非选择电压VSGA施加至端选择栅极线SGa。例如，在该情况下，将第2非选择电压VSGU施加至虚设选择栅极线DSG。
在将电压VSGA施加至端选择栅极线SGa的情况下，虚设选择栅极线DSG与端选择栅极线SGa之间的电位差(VSGU－VSGA)小于第2非选择电压与选择电压之间的电位差(VSGU－VSG)。
＜在选择了端选择栅极线的情况下＞
图11是用来说明在选择了端选择栅极线的情况下的各选择栅极线的电位的关系的示意图。图12是用来说明在选择了端选择栅极线的情况下的各选择栅极线的电位的关系的电路图。
如图11及图12的例所示，选择(活化)端选择栅极线SGa。端选择栅极线SGa与虚设选择栅极线DSG相邻。
将选择电压VSG由选择栅极线解码电路130施加至已经选择的端选择栅极线SGa。选择电压VSG的电压值设定为与设定动作或重设动作对应的值。
对与端选择栅极线SGa相邻的选择栅极线SGb，由选择栅极线解码电路130施加第1非选择电压VSGA。
对与选择选择栅极线SGa相邻的非选择选择栅极线SGb以外的非选择选择栅极线SGb，施加第2非选择电压VSGU。
像图11及图12一样，在选择了与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下，将第1非选择电压VSGA(＞VSGU)由虚设选择栅极线解码电路139施加至虚设选择栅极线DSG。
由此，在本实施方式中，虚设选择栅极线DSG与端选择栅极线SGa之间的电位差(VSGA－VSG)小于第2非选择电压与选择电压之间的电位差(VSGU－VSG)。
像图9至图12一样，在将与存储器区域MA内的选择选择栅极线的位置(地址)对应的电压值的电压施加至虚设选择栅极线DSG的状态下，控制选择字线WL与选择全局位线GBL之间的电位差(或，电流的供给)，执行写入动作(设定动作/重设动作)。
由此，将特定的数据写入至选择单元内。
然后，选择字线、选择全局位线及选择选择栅极线被非活化。相对于选择功能块内的各配线的电压的施加停止。
此外，在相对于选择功能块CMB的写入动作时，在非选择功能块CMB中，将电压VSGU(例如，0V～0.5V)施加至非选择功能块CMB内的选择栅极线SG及虚设选择栅极线DSG。
像以上一样，本实施方式的电阻变化型存储器的写入动作完成。
(b2)读出动作
对本实施方式的电阻变化型存储器的读出动作进行说明。
本实施方式的电阻变化型存储器的读出动作中的各配线的控制与参照图9至图12的写入动作中的各配线的控制实质上相同。
但是，为了数据的读出而施加至各配线的电压的电压值与写入动作中施加至各配线的电压的电压值不同。
在选择了端选择栅极线SGa以外的选择栅极线SGb的情况下，将第1非选择电压VSGA及第2非选择电压VSGU中的一个施加至端选择栅极线SGa。在该情况下，将第2非选择电压VSGU施加至虚设选择栅极线DSG。
在选择了端选择栅极线SGa的情况下，将选择电压VSG施加至端选择栅极线SGa，将第1非选择电压VSGA施加至虚设选择栅极线DSG。
读出动作中的电压VSG、VSGA、VSGU的电压值与写入动作时的电压VSG、VSGA、VSGU的电压值不同。
在读出动作中，选择电压VSG的电压值使用6V。
例如，在选择电压VSG的电压值为6V的情况下，将第1非选择电压VSGA的电压值设定为4V，将第2非选择电压VSGU的电压值设定为0.5V。
这样，在将与选择选择栅极线的位置对应的电压值的电压施加至虚设选择栅极线DSG的状态下，执行读出动作。
读出放大器电路15将从选择单元输出至全局位线GBL的信号读出及放大。
由此，读出选择单元内的数据。
然后，选择字线、选择全局位线及选择选择栅极线被非活化。相对于选择功能块内的各配线的电压的施加停止。
这样，本实施方式的电阻变化型存储器的读出动作完成。
像以上一样，在本实施方式的电阻变化型存储器执行读出动作的情况下，也能够使相互相邻的虚设选择栅极线与选择栅极线之间的电位差变小。
(c)总结
像以上一样，本实施方式的电阻变化型存储器包含存储器区域以及与存储器区域相邻的虚设区域。
在虚设区域内设置着虚设选择栅极线。虚设选择栅极线与存储器区域内的端部的选择栅极线(端选择栅极线)相邻。
在将选择电压VSG施加至端选择栅极线以外的选择栅极线SGb的情况下，将第1或第2非选择电压VSGA、VSGU施加至端选择栅极线SGa，将第2非选择电压VSGU(＜VSGA)施加至虚设选择栅极线DSG。
在将选择电压VSG施加至端选择栅极线SGa的情况下，将第1非选择电压VSGA施加至虚设选择栅极线DSG。
由此，本实施方式的电阻变化型存储器能够防止端选择栅极线SGa与虚设选择栅极线DSG之间的绝缘击穿。
另外，本实施方式的电阻变化型存储器能够通过虚设选择栅极线DSG的电位的控制，来抑制漏电流的产生。
因此，本实施方式的电阻变化型存储器能够提高存储器的可靠性。
(2)第2实施方式
参照图13及图14，对第2实施方式的电阻变化型存储器进行说明。
在图13及图14中，表示了用来将电压施加至虚设选择栅极线的电路的构成例。
图13是用来说明第2实施方式的电阻变化型存储器的等效电路图。
如图13所示，在虚设选择栅极线解码电路139X中，为了将第1非选择电压VSGA施加至虚设选择栅极线DSG，而使用P型晶体管PX。
P型晶体管PX的一端连接在电压端子VSG。P型晶体管PX的另一端经由P型晶体管PT的电流路径，连接在虚设选择栅极线DSG。
对P型晶体管PX的栅极，供给控制信号SELn＜0＞。
为了将第2非选择电压VSGU施加至虚设选择栅极线DSG，而使用N型晶体管NX。
N型晶体管NX的一端连接在电压端子VSGU。N型晶体管NX的另一端经由P型晶体管PT的电流路径，连接在虚设选择栅极线DSG。
对N型晶体管NX的栅极，供给控制信号SELn＜0＞。
控制信号SELn＜0＞相对于P型晶体管PX及N型晶体管NX共通。因此，在选择功能块CMB的动作时，根据端选择栅极线SGa的选择/非选择，而P型晶体管PX及N型晶体管NX中的任一个导通。
控制信号SELn＜0＞为从端选择栅极线SGa的地址的解码信号产生的信号(例如，解码信号的反转信号)。
在选择了端选择栅极线SGa的情况下(在将选择电压VSG施加至端选择栅极线SGa的情况下)，例如，利用“L”电平的控制信号SELn＜0＞，P型晶体管PX导通，N型晶体管NX截止。
由此，将第1非选择电压VSGA经由导通状态的P型晶体管PX，施加至虚设选择栅极线DSG。
在不选择端选择栅极线SGa的情况下(在将第1非选择电压VSGU或第1非选择电压VSGU施加至端选择栅极线SGa的情况下)，例如，利用“H”电平的控制信号SELn＜0＞，P型晶体管PX截止，N型晶体管NX导通。
由此，将第2非选择电压VSGU经由导通状态的N型晶体管NX，施加至虚设选择栅极线DSG。
利用图13的电路，能够削减虚设选择栅极线解码电路内的元件数量。
图14是用来说明第2实施方式的电阻变化型存储器的等效电路图。
在图14中，与用来控制选择栅极线的电位的电路相关，表示了与图13(及图8)的构成不同的构成的电路例。
在图14所示的例中，电压开关电路138是为了相对于虚设选择栅极线DSG的多个电压中的已经选择的1个的施加而使用。
电压开关电路138包含：开关元件SZ0，输出第1非选择电压VSGA；以及开关元件SZ1，输出第2非选择电压VSGU。
对电压开关电路138供给模式信号MD＜i＞(例如，i＝0、1)，作为控制信号。
在选择了端选择栅极线SGa的情况下，例如，第1模式信号MD＜0＞被活化。由此，开关元件SZ0导通。在该情况下，开关元件SZ1为截止状态。
导通状态的开关元件SZ0将第1非选择电压VSGA输出至虚设选择栅极线DSG。
在不选择端选择栅极线SGa的情况下，例如，第2模式信号MD＜1＞被活化。由此，开关元件SZ1导通。在该情况下，开关元件SZ0为截止状态。
导通状态的开关元件SZ1将第2非选择电压VSGU输出至虚设选择栅极线DSG。
像本实施方式一样，用来将电压施加至虚设选择栅极线的电路的构成并不限定。
因此，本实施方式的电阻变化型存储器能够根据与虚设选择栅极线相邻的选择栅极线的选择/非选择，将多个电压中的已经选择的电压施加至虚设选择栅极线。
像以上一样，第2实施方式的电阻变化型存储器能够提高存储器的可靠性。
(3)第3实施方式
参照图15，对第3实施方式的电阻变化型存储器进行说明。
图15是用来说明本实施方式的电阻变化型存储器的结构例的剖视图。
如图15所示，虚设区域DA也可以不包含虚设单元DC、虚设字线DWL及虚设位线DBL。
但是，在虚设区域DA内设置着虚设选择栅极线DSG及虚设选择晶体管DST。
例如，虚设选择晶体管DST的上部(源极/漏极22)接触于层间绝缘膜99。
在该情况下，如果虚设选择栅极线DSG与端选择栅极线SGa之间的电位差变大，那么也存在产生虚设选择栅极线DSG与端选择栅极线SGa之间的绝缘击穿的可能性。
因此，即便在应用图15的结构的存储单元阵列的情况下，也如上所述，根据与虚设选择栅极线DSG相邻的选择栅极线SGa的选择/非选择，将多个电压VSGA、VSGU中的已经选择的电压施加至虚设选择栅极线DSG。
因此，第3实施方式的电阻变化型存储器能够提高存储器的可靠性。
(4)第4实施方式
参照图16及图17，对第4实施方式的电阻变化型存储器进行说明。
在电阻变化型存储器中，存储单元阵列的结构并不限定于图3的例子。
图16是表示本实施方式的电阻变化型存储器的存储单元阵列的结构例的鸟瞰图。
如图16的存储单元阵列所示，在Z方向，多个板状的导电层30积层在衬底90上的选择栅极线SG(及选择晶体管)的上方。1个板状的导电层30用作1个字线WL。各导电层30具有多个贯通孔(以下，称为存储器孔)。
柱状的位线BLz在Z方向延伸。位线BLz通过多个导电层30的存储器孔内。
存储器膜24设置在位线BLz与导电层30之间。存储器膜24在位线BLz的侧面(外周)上在Z方向延伸。
存储单元MC设置在位线BL与导电层30交叉的区域。
多个选择晶体管ST设置在存储单元MC的下方。
选择晶体管ST的结构与第1实施方式的电阻变化型存储器中的选择晶体管的结构实质上相同。
图17是表示本实施方式的电阻变化型存储器中的存储单元阵列的平面结构的俯视图。此外，由于本实施方式的电阻变化型存储器的截面结构与图15的结构类似，所以省略此处的图示。
如图17所示，在连接在相同的全局位线GBL的多条位线BLz中，多条位线BLz以在Y方向不排列在相同直线上的方式，在X方向交替地错开，排列在全局位线GBL上方。
如图16及图17所示，在本实施方式的电阻变化型存储器的存储单元阵列中，与所述例相同地，将虚设区域DA设置在存储器区域MA间。
在虚设区域DA内设置着虚设选择栅极线DSG。
例如，在相邻的存储器区域MA间，在字线WL间设置着狭缝。由此，2个存储器区域MA的字线WL电分离。随之，存储单元(虚设单元)MC不设置在虚设区域DA内。
例如，作为虚设选择栅极线DSG的1对导电层59隔着半导体层21在Y方向相邻。导电层59例如在Z方向位于字线WL的下方。
这样，在虚设选择栅极线DSG的Y方向的至少一个中，虚设选择栅极线DSG与存储器区域MA内的端选择栅极线SGa相邻。
在本实施方式的电阻变化型存储器中，与第1实施方式的电阻变化型存储器相同地，在选择了与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下，将第1非选择电压VSGA(VSGU＜VSGA＜VSG)施加至虚设选择栅极线DSG。
另外，在不选择与虚设选择栅极线DSG相邻的选择栅极线SGa的情况下，将第2非选择电压VSGU施加至虚设选择栅极线DSG。
由此，本实施方式的电阻变化型存储器获得与第1至第3实施方式的电阻变化型存储器的效果相同的效果。
(5)其它
对本发明若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或它的变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明与其均等的范围中。
[符号的说明]
11 存储单元阵列
13 选择栅极线控制电路
MC 存储单元
SG、SGa、SGb 选择栅极线
DSG 虚设选择栅极线

Claims (5)

1.一种电阻变化型存储器，其特征在于具备：
衬底；
第1及第2位线，在相对于所述衬底的表面垂直的第1方向延伸，在相对于所述衬底的表面平行的第2方向相邻；
第1及第2字线，在相对于所述衬底的表面平行的第3方向延伸；
第1存储单元，设置在所述第1位线与所述第1字线之间；
第2存储单元，设置在所述第2位线与所述第2字线之间；
第1选择晶体管，设置在所述第1位线与所述衬底之间，且具有第1通道部及连接在第1选择栅极线的第1栅极；
第2选择晶体管，设置在所述第2位线与所述衬底之间，且具有第2通道部及连接在第2选择栅极线的第2栅极；以及
第3选择晶体管，连接于在所述第2方向与所述第1选择栅极线相邻的虚设选择栅极线，且具有第3栅极；且
在选择了所述第1选择栅极线的情况下，将第1电压施加至所述第1选择栅极线，将小于所述第1电压的第2电压施加至所述虚设选择栅极线，
在选择了所述第2选择栅极线的情况下，将所述第1电压施加至所述第2选择栅极线，将所述第2电压或所述第2电压以下的第3电压施加至所述第1选择栅极线，将所述第3电压施加至所述虚设选择栅极线。
2.根据权利要求1所述的电阻变化型存储器，其特征在于：
在已经选择的所述第2选择栅极线与所述第1选择栅极线相邻的情况下，将所述第2电压施加至所述第1选择栅极线，
在已经选择的所述第2选择栅极线不与所述第1选择栅极线相邻的情况下，将所述第3电压施加至所述第1选择栅极线。
3.根据权利要求1或2所述的电阻变化型存储器，其特征在于，还具备：
第1电路，基于第1信号及第2信号，控制所述第1选择栅极线的电位；以及
第2电路，基于所述第1信号及所述第2信号，控制所述虚设选择栅极线的电位；且
在选择了所述第1选择栅极线的情况下，所述第1电路基于所述第1信号，将所述第1电压施加至所述第1选择栅极线，所述第2电路基于所述第1信号，将所述第2电压施加至所述虚设选择栅极线，
在选择了所述第2选择栅极线的情况下，所述第1电路基于所述第2信号，将所述第2电压或所述第3电压施加至所述第1选择栅极线，所述第2电路基于所述第2信号，将所述第3电压施加至所述虚设选择栅极线。
4.根据权利要求1或2所述的电阻变化型存储器，其特征在于，还具备：
第1电路，基于第1信号及第2信号，控制所述第1选择栅极线的电位；以及
第2电路，包含输出所述第2电压的第1导电型的第1晶体管、及输出所述第3电压的第2导电型的第2晶体管，且基于所述第1信号，控制所述虚设选择栅极线的电位；且
在选择了所述第1选择栅极线的情况下，所述第1电路基于第1电平的所述第1信号，将所述第1电压施加至所述第1选择栅极线，所述第2电路基于所述第1电平的所述第1信号，利用设定为导通状态的所述第1晶体管，将所述第2电压施加至所述虚设选择栅极线，
在选择了所述第2选择栅极线的情况下，所述第1电路基于所述第2信号，将所述第2电压或所述第3电压施加至所述第1选择栅极线，所述第2电路基于第2电平的所述第1信号，利用设定为导通状态的所述第2晶体管，将所述第3电压施加至所述虚设选择栅极线。
5.根据权利要求1或2所述的电阻变化型存储器，其特征在于：
所述第3选择晶体管的上部接触于覆盖所述衬底的绝缘层。
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