TWI816577B - 介面裝置及其信號收發方法 - Google Patents

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Abstract

一種介面裝置及其信號收發方法被提出。介面裝置包括主電路以及從電路。主電路透過多個矽穿孔耦接至從電路。從電路包括第一可程式延遲串、第一輸出時脈產生器以及第一相位偵測器。第一可程式延遲串根據第一調整信號以提供第一調整延遲量，根據第一調整延遲量以延遲第一時脈信號來產生第一延遲時脈信號。第一輸出時脈產生器根據第一延遲時脈信號以產生第二時脈信號。第一相位偵測器根據偵測第一時脈信號以及第一時脈信號的相位差來產生第一相位領先或落後資訊。其中第一調整信號根據第一相位領先或落後資訊來產生。

Description

介面裝置及其信號收發方法
本發明是有關於一種介面裝置及其信號收發方法，且特別是有關於一種可減低電路布局面積以及功率消耗的介面裝置及其信號收發方法。
在習知技術領域中，在記憶體電路的實體層中，常需要時脈樹電路來產生用以取樣資信號的時脈信號。而基於傳輸過程所產生的傳輸延遲，在三維堆疊的半導體元件中，在主、從電路間傳輸的資料信號會與時脈信號間產生不對齊（align）的現象。在這樣的情況下，常需要在資料信號的傳輸路徑間，加入延遲串以調整資料信號的傳輸時間，以與時脈信號可以對齊。
然而，基於資料信號常具有多個位元，在這樣的條件下，在主、從電路間常需要設置大量的延遲串而耗去大量的布局面積。並且，當資料信號發生轉態時，這些延遲串也會因為資料信號的轉態而產生不必要的功率消耗，降低半導體元件的工作效能。
本發明提供一種介面裝置及其信號的收發方法，可有效減低電路的面積以及所需要的功率消耗。
本發明的介面裝置適用於一半導體裝置。半導體裝置包括主裝置以及多個從裝置，其中主裝置以及從裝置透過電性連接以堆疊成一三維結構。介面裝置包括主電路以及從電路。主電路設置在主裝置中。從電路設置在各從裝置中，透過多個矽穿孔耦接至主電路。從電路包括第一可程式延遲串、第一輸出時脈產生器以及第一相位偵測器。第一可程式延遲串根據第一調整信號以提供第一調整延遲量，根據第一調整延遲量以延遲第一時脈信號來產生第一延遲時脈信號。第一輸出時脈產生器耦接第一可程式延遲串，根據第一延遲時脈信號以產生第二時脈信號。第一相位偵測器根據偵測第一時脈信號以及第一時脈信號的相位差來產生第一相位領先或落後資訊。其中第一調整信號根據第一相位領先或落後資訊來產生。
本發明的信號的收發方法包括：根據第一調整信號以提供第一調整延遲量，根據第一調整延遲量以延遲第一時脈信號來產生第一延遲時脈信號；根據第一延遲時脈信號以產生第二時脈信號；根據偵測第一時脈信號以及第一時脈信號的相位差來產生第一相位領先或落後資訊；以及，根據第一相位領先或落後資訊來產生中第一調整信號。
基於上述，本發明的介面裝置透過可程式延遲串來針對時脈信號進行延遲，並藉由調整信號來調整可程式延遲串提供的調整延遲量，可產生正確的時脈信號來取樣主電路所傳送的資料信號。如此一來，介面裝置不需設置大量的延遲器來延遲資料信號的多個位元，可有效降低電路布局所需要的面積，並減少延遲器中因資料信號轉態所產生的功率消耗。
請參考圖1，圖1繪示本發明的實施例橫截面圖中的三維結構的半導體元件的示意圖。三維半導體元件10可包含裝置24、多個裝置34。除了電路間的水平分佈之外，所述裝置24、多個裝置34還可垂直地堆疊在一起。因此，可形成包含多個電路的三維半導體元件。
在實例中，可將裝置24視為主裝置，所述裝置24通常包含基板20和電路層22。若干其它裝置34，如充當從裝置，堆疊在裝置24上方，其中基於封裝製程的穿孔結構，如具有連接墊部的矽穿孔26，形成在裝置24與裝置34之間。裝置34包含基板30和電路層32且可在對應位置處更包含矽穿孔36以電連接到裝置24。此外，連接墊部38也可形成在對應於矽穿孔36的最外部表面處。
已在各種堆疊結構中提出三維封裝技術，例如系統集成晶片（system-on-integrated-chips, SoIC）封裝、晶片對晶片（wafer on wafer, WoW）封裝以及晶粒對晶片對基板（Chip-on-Wafer-on-Substrate, CoWoS）。本發明是基於3維封裝，但不限於三維封裝的類型。
請參照圖2，圖2繪示本發明一實施例的介面裝置的示意圖。介面裝置200可建構在如圖1所示的三維結構的半導體裝置中。半導體裝置可包括主裝置以及多個從裝置，其中主裝置以及從裝置透過電性連接相互堆疊。介面裝置200包括透過多個矽穿孔TSV1~TSV3以相互耦接的主電路210以及從電路220，其中主電路210設置在主裝置中，從電路220設置在各從裝置中。在本實施例中，從電路220可透過矽穿孔TSV1以接收由主電路210傳至的資料信號ADD或DQ，從電路220另可透過矽穿孔TSV2以接收由主電路210傳至的資料信號CMD。其中資料信號ADD可以為位址信號，資料信號DQ可以為一般性的資料，資料信號CMD則可以為命令信號。
在本發明實施例中，從電路220包括相位偵測器221、可程式延遲串222以及輸出時脈產生器223。相位偵測器221以及可程式延遲串222耦接至矽穿孔TSV3，並透過矽穿孔TSV3以接收由主電路傳至的時脈信號CLK1。可程式延遲串222另接收調整信號S_ADJ，並根據調整信號S_ADJ以提供調整延遲量，根據調整延遲量以延遲時脈信號CLK1來產生延遲時脈信號DCLK1。
在本實施例中，可程式延遲串222可根據調整信號S_ADJ來增加或降低所提供的調整延遲量。
在另一方面，輸出時脈產生器223耦接至可程式延遲串222。輸出時脈產生器223接收延遲時脈信號DCLK1，並根據延遲時脈信號DCLK1來產生時脈信號CK_OUT。其中，從電路220可應用時脈信號CK_OUT來做為取樣資料信號ADD、DQ以及CMD的根據。在細節上，輸出時脈產生器223另可根據延遲時脈信號DCLK1以產生一個或多個取樣信號SPx，以執行資料信號ADD以及DQ的取樣動作。
相位偵測器221另耦接至輸出時脈產生器223。相位偵測器221接收輸出時脈產生器223所產生的時脈信號CLK1以及時脈信號CK_OUT，根據偵測時脈信號CLK1以及時脈信號CK_OUT的相位差來產生相位領先或落後資訊PS1。
在本實施例中，調整信號S_ADJ可根據相位領先或落後資訊PS1來產生，並且，透過調整信號S_ADJ來調整可程式延遲串222所提供的調整延遲量，可使從電路220可根據取樣信號SPx以及時脈信號CK_OUT以正確的取樣資料信號ADD、DQ以及CMD。
值得一提的，在本實施例中，從電路220透過延遲為單一信號的時脈信號CLK1以產生作為資料信號ADD、DQ以及CMD取樣根據的時脈信號CK_OUT。可不需對應資料信號ADD、DQ以及CMD的每一個位元設置延遲線，可有效減低電路布局的面積，並可減低資料信號ADD、DQ以及CMD因轉態而在延遲串中產生的不必要的功率消耗。
以下請參照圖3A以及圖3B，圖3A以及圖3B繪示本發明不同實施例的介面裝置的示意圖。在圖3A中，介面裝置300包括主電路310以及至少一從電路320。主電路310以及從電路320透過多個矽穿孔TSV1~TSV7以相互耦接。如果從電路320的數量大於1，從電路320可被堆疊維一三維結構。在本實施例中，從電路320透過矽穿孔TSV1以接收資料信號RXDQ1；透過矽穿孔TSV2以接收資料信號RXADD1；透過矽穿孔TSV3以接收資料信號RXCMD1；並透過矽穿孔TSV4以接收時脈信號CLK1。從電路320包括相位偵測器321、可程式延遲串322、輸出時脈產生器323、延遲匹配電路324、延遲鎖相迴路325以及326以及時脈樹（clock tree）電路CT4至CT6。
可程式延遲串322耦接至矽穿孔TSV4以接收時脈信號CLK1。可程式延遲串322根據調整信號S_ADJ以設定並調整所提供的調整延遲量，並根據調整延遲量來延遲時脈信號CLK1以產生延遲時脈信號DCLK1。可程式延遲串322傳送延遲時脈信號DCLK1至輸出時脈產生器323。
在本實施例中，輸出時脈產生器323包括延遲鎖相迴路3231、3232、延遲匹配電路3233以及時脈樹電路CT1~CT3。延遲鎖相迴路3231、3232以及延遲匹配電路3233平行耦接至可程式延遲串322，並同步接收延遲時脈信號DCLK1。延遲鎖相迴路3231可用以延遲延遲時脈信號DCLK1的相位90度以產生信號S1。延遲鎖相迴路3232則可用以延遲延遲時脈信號DCLK1的相位270度以產生信號S2。時脈樹電路CT1以及CT2分別耦接至延遲鎖相迴路3231以及3232。時脈樹電路CT1接收信號S1並根據信號S1以產生取樣信號SP1；時脈樹電路CT2則接收信號S3並根據信號S3以產生取樣信號SP2。在本實施例中，延遲鎖相迴路3232可與延遲鎖相迴路3231間製造180度的相位偏移。也就是說，取樣信號SP1的相位可早於取樣信號SP2的相位180度。
在部分實施例中，反向器可被設置在可程式延遲串322以及延遲鎖相迴路3232間以在延遲所相迴路3232以及3231間產生180度的相位偏移。延遲鎖相迴路3232可接收反向器所產生的反向延遲時脈信號，以減低延遲鎖相迴路3232中的延遲串的深度。
在另一方面，延遲匹配電路3233用以提供一匹配延遲量，其中延遲匹配電路3233可設定為實質上等於各個延遲鎖相迴路3231、3232的延遲量（具有0度的相位差）。延遲匹配電路3233用以根據匹配延遲量來對延遲時脈信號DCLK1進行0度的延遲以產生信號S3。延遲匹配電路3233並傳送信號S3至時脈樹電路CT3。時脈樹電路CT3則可根據信號S2以產生時脈信號CK_OUT。在本實施例中，時脈信號CK_OUT的相位可早於取樣信號SP1的相位90度。延遲匹配電路324的匹配延遲可設定為實質上等於各個延遲鎖相迴路325及326的延遲量（具有0度的相位差）。
在本實施例中，從電路320可提供取樣信號SP1、SP2以透過雙重資料率（double data rate）來取樣資料信號RXDQ1、RXADD1，並提供時脈信號CK_OUT以作為再取樣資料信號RXDQ1、RXADD1以及取樣資料信號RXCMD1的根據。
此外，在本實施例中，相位偵測器321可接收時脈信號CK_OUT以及CLK1。透過偵測時脈信號CK_OUT以及CLK1間的相位差，相位偵測器321可產生相位領先或落後資訊PS1。值得一提的，在本實施例中，調整信號S_ADJ可根據相位領先或落後資訊PS1來進行調整，其中相位領先或落後資訊PS1可具有時脈信號CK_OUT的相位是領先或落後於時脈信號CLK1的相位的相關資訊。
可程式延遲串322可調整信號S_ADJ以調高或調低所提供的調整延遲量，並藉此使根據延遲時脈信號DCLK1所產生的取樣信號SP1以及SP2可以與資料信號RXDQ1、RXADD1中心對齊，時脈信號CK_OUT可以與資料信號RXCMD1邊緣對齊，並可正確且有效的針對資料信號RXDQ1、RXADD1、RXCMD1進行取樣動作。
在此請注意，透過可程式延遲串322的調整延遲量的調整動作，可以針對主電路310至從電路320間，資料信號RXDQ1、RXADD1、RXCMD1中產生的傳輸延遲，透過延遲從路徑的時脈為一周期來進行補償。上述的傳輸延遲可以是因傳輸路徑中的電路元件所產生，並且，在介面裝置300中，因溫度及/或電壓的變化所產生的傳輸延遲，也可一併透過可程式延遲串322的調整延遲量的調整動作來完成補償，提供正確取樣出的資料信號RXDQ1、RXADD1、RXCMD1。
值得一提的，可程式延遲串322提供的調整延遲量、延遲匹配電路3233所提供的匹配延遲量與時脈樹電路CT3的延遲量的總和可實質上等於時脈信號CLK1的一個周期。如此，可有效降低主電路310至從電路320間的資料信號RXDQ1、RXADD1、RXCMD1的傳輸延遲。時脈樹電路CT1、CT2、CT3可具有實質上相同的延遲量。
在另一方面，從電路320可提供時脈信號SCLK_IN，並透過延遲鎖相迴路325以及時脈樹產生器CT5，響應於時脈信號SCLK_IN，以產生時脈信號DQSR，以及透過延遲鎖相迴路326以及時脈樹產生器CT6，響應於時脈信號SCLK_IN，以產生時脈信號DQSF。
延遲鎖相迴路325以及延遲鎖相迴路326相互並聯耦接以接收時脈信號SCLK_IN。延遲鎖相迴路325可用以延遲時脈信號SCLK_IN的相位90度以產生信號S4。延遲鎖相迴路326可用以延遲時脈信號SCLK_IN的相位270度以產生信號S5。時脈樹電路CT5、CT6分別耦接至延遲鎖相迴路325以及326。時脈樹電路CT5接收信號S4並根據信號S4產生時脈信號DQSR。時脈樹電路CT6接收信號S5並根據信號S5產生時脈信號DQSF。在本實施例中，延遲鎖相迴路325可產生，相對於延遲鎖相迴路326，180度的相位移動。也就是說，時脈信號DQSR的相位可早於時脈信號DQSF的相位180度。
在部分實施例中，一反向器可設置於延遲鎖相迴路326的前端以在延遲鎖相迴路326以及325間製造180度的相位偏移，如此，延遲鎖相迴路326可接收上述反向器透過反向時脈信號SCLK_IN所產生的反向時脈信號，延遲鎖相迴路326中的延遲線的深度可以被降低。
時脈信號DQSR以及時脈信號DQSF用以透過不同的相位來執行資料擷取動作。另外，延遲匹配電路324可針對時脈信號SCLK_IN進行延遲，並配合時脈樹電路CT4來提供時脈信號以作為發送資料信號TXDQ2的根據。其中，延遲匹配電路324的匹配延遲可設定為實質上等於延遲鎖相迴路325、326的每一者的延遲量（具有0度的相位偏差）。
從電路320並透過矽穿孔TSV5、TSV6、TSV7以分別傳送資料信號TXDQ2、時脈信號DQSR以及DQSF。
在本實施例中，主電路310包括相位偵測器311、輸出時脈產生器312以及時脈樹電路CT9以及CT10。輸出時脈產生器312包括可程式延遲串3121、3122以及時脈樹電路CT7、CT8。可程式延遲串3121、3122分別耦接至矽穿孔TSV6以及TSV7以分別接收時脈信號CLK2以及CLK3。可程式延遲串3121、3122可接收相同的調整信號M_ADJ，並根據調整信號M_ADJ來提供調整延遲量。可程式延遲串3121根據調整延遲量來延遲時脈信號CLK2以產生延遲時脈信號，並將延遲時脈信號提供至時脈樹CT7。可程式延遲串3122則根據調整延遲量來延遲時脈信號CLK3以產生延遲時脈信號，並將延遲時脈信號提供至時脈樹CT8。時脈樹CT7以及CT8分別產生取樣信號SP3以及SP4，並發送取樣信號SP3以及SP4至先進先出緩衝器331。在本實施例中，取樣信號SP3的相位可早於取樣信號SP4的相位180度。先進先出緩衝器331可儲存根據取樣信號SP3以及SP4透過雙重資料率（double data rate）由矽穿孔TSV5所獲得的資料信號RXDQ2。在另一方面，核心電路330可提供時脈信號MCLK_IN至時脈樹電路CT10，並透過時脈樹電路CT10提供至先進先出緩衝器331的取樣信號來獲取先進先出緩衝器331中所儲存的資料信號RXDQ2。在此，時脈樹電路CT7的延遲量與可程式延遲串3121所提供的調整延遲量的總和實質上等於時脈信號CLK2的一個周期。核心電路330可以被設置在主電路310中或被設置在主電路310外。在此，延遲線3121以及3122所提供的調整延遲量實質上是相同的。
此外，相位偵測器311耦接至矽穿孔TSV6以及時脈樹電路CT7。相位偵測器311由矽穿孔TSV6接收時脈信號CLK2，並由時脈樹電路CT7接收取樣信號SP3。相位偵測器311根據偵測時脈信號CLK2與取樣信號SP3的相位差來產生相位領先或落後資訊PS2。其中相位領先或落後資訊PS2包括取樣信號SP3的相位是為領先或是落後於時脈信號CLK2的相位的相關資訊。
主電路310可根據相位領先或落後資訊PS2來產生調整信號M_ADJ，並藉以調整可程式延遲串3121、3122所提供的調整延遲量。其中，可程式延遲串3121、3122可根據調整信號M_ADJ來增加或是降低調整延遲量，並使取樣信號SP3、SP4可中心對齊資料信號RXDQ2。如此一來，主電路310可正確的根據取樣信號SP3、SP4來取樣資料信號RXDQ2。
在此請注意，透過可程式延遲串3121、3122的調整延遲量的調整動作，可以針對從電路320至主電路310間，資料信號RXDQ2中產生的傳輸延遲，透過分別延遲時脈信號CLK2以及CLK3至一個周期來進行補償。上述的傳輸延遲可以是因傳輸路徑中的電路元件所產生，並且，在介面裝置300中，因溫度及/或電壓變化所產生的傳輸延遲，也可一併透過可程式延遲串3121、3122的調整延遲量的調整動作來完成補償，提供正確取樣的資料信號RXDQ2。
在另一方面，時脈樹電路CT9、CT10用以接收核心電路330提供的時脈信號MCLK_IN。其中根據時脈樹電路CT9所產生的時脈信號，主電路310可分別發送資料信號TXDQ1、TXADD1、TXCMD1以及時脈信號TXCLK1至矽穿孔TSV1~TSV4。
在圖3B中，不同於圖3A，輸出信號產生器323可包括延遲鎖相迴路3231、時脈樹電路CT1以及反向器Inv1。反向器Inv1耦接至時脈樹電路CT6以接收取樣信號SP1。反向器Inv1用以透過反向取樣信號SP1以產生取樣信號SP2。
不同於圖3A，圖3B中的取樣信號SP4可由反向器Inv2所產生。反向器Inv2耦接至時脈樹電路CT7以及先進先出緩衝器331。反向器Inv2透過反向取樣信號SP3來產生取樣信號SP4。
在此請注意，透過使用反向器Inv1以及Inv2來分別接收取樣信號SP2以及取樣信號SP4，在圖3B中，圖3A中的延遲鎖相迴路3232、時脈樹電路CT2、延遲鎖相迴路326、時脈樹電路CT6、可程式延遲串3122以及時脈樹電路CT8在圖3B中都不需要。也就是說，電路面積可以被降低。
以下請參照圖4，圖4繪示本發明實施例的介面裝置的調整信號的產生方式的示意圖。在圖4中，從電路中的調整信號S_ADJ可透過從端控制器410來產生，主電路中的調整信號M_ADJ可透過主端控制器420來產生。從端控制器410可根據從電路中的相位偵測器所產生的相位領先或落後資訊PS1來產生調整信號S_ADJ，主端控制器420則可根據主電路中的相位偵測器所產生的相位領先或落後資訊PS2來產生調整信號M_ADJ。
從端控制器410以及主端控制器420可以透過數位電路來建構，並可分別設置在從電路以及主電路中。在本發明其他實施例中，從端控制器410以及主端控制器420也可設置在介面裝置之外，沒有特定的限制。
以下請同步參照圖3A以及5，圖5繪示本發明圖3A實施例的介面裝置的動作波形圖。其中，主電路310可基於時脈信號MCLK_IN以發送資料信號TXDQ1/TXADD1以及TXCMD1至從電路320。由於主電路310至從電路320間的傳輸路徑所產生的傳輸延遲，從電路320接收到的時脈信號MCLK_IN與時脈信號CLK1間產生一定程度的時脈偏移，且從電路320接收到的資料信號TXDQ1/TXADD1、TXDQ1與資料信號RXDQ1/RXADD1以及RXCMD1間也產生一定程度的偏移。透過可程式延遲串322的調整動作，從電路320可產生時脈信號CK_OUT、取樣信號SP1以及SP2。藉由可程式延遲串322、延遲匹配電路3233以及時脈樹電路CT3所提供的延遲，時脈信號CLK1與時脈信號CK_OUT間具有一相位偏移ADJ，且相位偏移ADJ可實質上等於時脈信號CLK1的一個周期。基於時脈信號CK_OUT，如果時脈信號CK_OUT具有0度的相位偏移，取樣信號SP1可具有90度的相位偏移PHS1，取樣信號SP2則可具有270度的相位偏移PHS2。
透過取樣信號SP1、SP2以分別取樣資料信號RXDQ1，取樣資料SDATA1以及SDATA2可被獲得。從電路320可透過時脈信號CK_OUT來再次取樣取樣資料SDATA1、SDATA2，以及透過時脈信號CK_OUT取樣資料信號RXCMD1，並可獲得轉態緣相互對齊的輸出資料DOUT1、DOUT2以及輸出命令CMD_OUT。
請參照圖6，圖6繪示本發明一實施例的介面裝置的信號收發方法的流程圖。介面裝置適於在三維堆疊的半導體元件中，作為主電路與從電路間的通信媒介。其中，在步驟S610中，從電路可根據第一調整信號以提供第一調整延遲量，並根據第一調整延遲量以延遲第一時脈信號來產生第一延遲時脈信號。接著，在步驟S620中，根據第一延遲時脈信號以產生第二時脈信號。並且，在步驟S630中，根據偵測第一時脈信號以及第一時脈信號的相位差來產生第一相位領先或落後資訊。以及，在步驟S640中根據第一相位領先或落後資訊來產生中第一調整信號。關於上述步驟的實施細節，在前述的多個實施例中已有詳細的說明，以下恕不多贅述。
綜上所述，本發明的介面裝置透過可程式延遲串以根據調整信號來設定調整延遲量，並根據調整延遲量來對時脈信號進行延遲，以使時脈信號可與資料信號對齊，並有效取樣傳入的資料信號。本發明的介面裝置透過針對時脈信號進行延遲，可不需針對資料信號的多個位元均設置延遲串，可有效降低電路布局面積的需求，並降低所需要的功率消耗，提升半導體元件的工作效能。
10:三維半導體元件 20、30:基板 200、300:介面裝置 210、310:主電路 22、32:電路層 220、320:從電路 221、321、311:相位偵測器 222、322、3121、3122:可程式延遲串 223、323、312:輸出時脈產生器 24、34:裝置 324、3233:延遲匹配電路 325、326、3231、3232:延遲鎖相迴路 330:主電路 36、TSV1~TSV7、:矽穿孔 410:從端控制器 420:主端控制器 ADD、DQ、CMD、RXDQ1、RXCMD1、RXADD1、TXDQ2、RXDQ2、TXDQ1、TXADD1、TXCMD1:資料信號 ADJ:相位偏移 Inv1、Inv2:反向器 CLK1、CK_OUT、CLK2、CLK3、DQSR、DQSF、MCLK_IN、SCLK_IN、TXCLK1:時脈信號 CS:時脈偏移 CT1~CT10:時脈樹電路 CMD_OUT:輸出命令 DCLK1:延遲時脈信號 PS1:相位領先或落後資訊 PHS1、PHS2:相位偏移 S_ADJ、M_ADJ:調整信號 S1~S4:信號 S610~S640:步驟 SPx、SP1、SP2、SP3、SP4:取樣信號
圖1繪示本發明的實施例橫截面圖中的三維結構的半導體元件的示意圖。 圖2繪示本發明一實施例的介面裝置的示意圖。 圖3A、圖3B繪示本發明不同實施例的介面裝置的示意圖。 圖4繪示本發明實施例的介面裝置的調整信號的產生方式的示意圖。 圖5繪示本發明圖3實施例的介面裝置的動作波形圖。 圖6繪示本發明一實施例的介面裝置的信號收發方法的流程圖。
200:介面裝置
210:主電路
220:從電路
221:相位偵測器
222:可程式延遲串
223:輸出時脈產生器
ADD、DQ、CMD:資料信號
CLK1、CK_OUT:時脈信號
DCLK1:延遲時脈信號
PS1:相位領先或落後資訊
S_ADJ:調整信號
SPx:取樣信號
TSV1~TSV3:矽穿孔

Claims (20)

  1. 一種介面裝置，適用於一半導體裝置，該半導體裝置包括一主裝置以及多個從裝置，其中該主裝置以及該些從裝置透過電性連接以堆疊成一三維結構，該介面裝置包括： 一主電路設置在該主裝置中；以及 一從電路設置在各該從裝置中，透過多個矽穿孔耦接至該主電路，該從電路包括： 一第一可程式延遲串，根據一第一調整信號以提供一第一調整延遲量，根據該第一調整延遲量以延遲一第一時脈信號來產生一第一延遲時脈信號； 一第一輸出時脈產生器，耦接該第一可程式延遲串，根據該第一延遲時脈信號以產生一第二時脈信號；以及 一第一相位偵測器，根據偵測該第一時脈信號以及該第二時脈信號的相位差來產生一第一相位領先或落後資訊， 其中該第一調整信號根據該第一相位領先或落後資訊來產生。
  2. 如請求項1所述的介面裝置，其中該第一輸出時脈產生器包括： 一第一延遲鎖相迴路，耦接該第一可程式延遲串，延遲該第一延遲時脈信號的相位以產生一第一信號； 一第一時脈樹電路，耦接該第一延遲鎖相迴路，根據該第一信號以產生一第一取樣信號； 一延遲匹配電路，耦接該可程式延遲串，提供一匹配延遲量以延遲該第一延遲時脈信號來產生一第二信號；以及 一第二時脈樹電路，耦接該延遲匹配電路，根據該第二信號以產生該第二時脈信號。
  3. 如請求項2所述的介面裝置，其中該第一輸出時脈產生器更包括： 一第二延遲鎖相迴路，耦接該第一可程式延遲串，延遲該第一延遲時脈信號的相位以產生一第三信號； 一第三時脈樹電路，耦接該第二延遲鎖相迴路，根據該第三信號以產生一第二取樣信號。
  4. 如請求項2所述的介面裝置，其中該第一輸出時脈產生器更包括： 一反向器，耦接至該第一時脈樹電路，根據該第二取樣信號以產生一第一取樣信號。
  5. 如請求項2所述的介面裝置，其中該第一調整延遲量、該匹配延遲量與該第二時脈樹電路的延遲量的總和實質上等於該第一時脈信號的周期。
  6. 如請求項1所述的介面裝置，更包括： 一從端控制器，根據該第一相位領先或落後資訊來產生該第一調整信號。
  7. 如請求項1所述的介面裝置，其中該主電路包括： 一第二輸出時脈產生器，由該從電路接收一第三時脈信號，根據一第二調整信號來產生一第一取樣信號； 一第二相位偵測器，根據偵測該第三時脈信號與該第一取樣信號的相位差來產生一第二相位領先或落後資訊， 其中該第二調整信號根據該第二相位領先或落後資訊來產生。
  8. 如請求項7所述的介面裝置，其中該第二輸出時脈產生器包括： 一第二可程式延遲串，根據該第二調整信號以提供一第二調整延遲量，根據該第二調整延遲量以延遲該第三時脈信號來產生一第一信號；以及 一第一時脈樹電路，根據該第一信號以產生該第一取樣信。
  9. 如請求項8所述的介面裝置，其中該第二輸出時脈產生器更包括： 一第三可程式延遲串，根據該第二調整延遲量以延遲該第四時脈信號來產生一第二信號；以及 一第二時脈樹電路，根據該第二信號以產生該第二取樣信號。
  10. 如請求項8所述的介面裝置，其中該第二輸出時脈產生器包括： 一第二可程式延遲串，根據該第二調整延遲量以提供一第二調整延遲量，並透過根據該第二調整延遲量延遲該第三時脈信號以產生一第一信號； 一第三可程式延遲串，透過根據第二調整延遲量來延遲一第四信號以產生一第二信號； 一第一時脈樹電路，根據該第一信號以產生一第一取樣信號；以及 一反向器，耦接該第一時脈樹電路，透過反向該第一取樣信號以產生一第二取樣信號。
  11. 如請求項8所述的介面裝置，其中該第一時脈樹電路的延遲量與由該第二可程式延遲串提供的該第二調整延遲量的總和實質上等於該第三時脈信號的周期。
  12. 如請求項7所述的介面裝置，更包括： 一主端控制器，根據該第二相位領先或落後資訊來產生該第二調整信號。
  13. 一種信號的收發方法，適用於一半導體裝置，該半導體裝置包括一主裝置以及多個從裝置，其中該主裝置以及該些從裝置透過電性連接相互堆疊，該信號的收發方法包括： 透過各該裝置的一從電路以從一主電路接收一第一時脈信號； 根據一第一調整信號以提供一第一調整延遲量，根據該第一調整延遲量以延遲該第一時脈信號來產生一第一延遲時脈信號； 根據該第一延遲時脈信號以產生一第二時脈信號； 根據偵測該第一時脈信號以及該第一時脈信號的相位差來產生一第一相位領先或落後資訊； 根據該第一相位領先或落後資訊來產生中該第一調整信號。
  14. 如請求項13所述的信號收發方法，更包括： 使一第一延遲鎖相迴路延遲該第一延遲時脈信號的相位以產生一第一信號； 使一第一時脈樹電路根據該第一信號以產生一第一取樣信號； 使一延遲匹配電路提供一匹配延遲量以延遲該延遲時脈信號來產生一第二時脈信號，其中該匹配延遲量與該第一延遲鎖相迴路提供的延遲量相同； 使一第二時脈樹電路根據該第二信號以產生該第二取樣信號。
  15. 如請求項13所述的信號收發方法，更包括： 透過一第二延遲鎖相迴路以延遲該第一延遲時脈信號的相位來產生一第三信號；以及 透過一第三時脈樹電路以根據該第三信號來產生一第二取樣信號。
  16. 如請求項13所述的信號收發方法，更包括： 透過一反向器以反向該第一取樣信號來產生一第二取樣信號。
  17. 如請求項14所述的信號收發方法，其中該第一調整延遲量、該匹配延遲量與該第二時脈樹電路的延遲量的總和實質上等於該第一時脈信號的周期。
  18. 如請求項16所述的信號收發方法，更包括： 由各該從裝置的一從電路接收一第三時脈信號，透過該主裝置中的一主電路，根據一第二調整信號以延遲該第三時脈信號來產生一第一取樣信號； 偵測該第三時脈信號與該至少一取樣信號的相位差來產生一第二相位領先或落後資訊；以及 根據該第二相位領先或落後資訊來產生該第二調整信號。
  19. 如請求項18所述的信號收發方法，更包括： 從各該從裝置的該從電路接收一第四時脈信號；以及 根據該第二調整信號以產生一第二取樣信號。
  20. 如請求項18所述的信號收發方法，更包括： 透過一反向器以反向該第一取樣信號來產生一第二取樣信號。
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