KR20090100540A - 데이터 스트로브 신호의 프리앰블을 조절하는 반도체메모리 장치 - Google Patents

데이터 스트로브 신호의 프리앰블을 조절하는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 데이터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치를 공개한다. 라이트 동작 시에 데이터를 저장하고, 리드 동작 시에 데이터를 출력하는 메모리 셀 어레이, 모드 설정 동작 시에 외부로부터 인가되는 코드 신호에 응답하여 리드 레이턴시, 버스트 길이를 설정하는 모드 설정부, 상기 리드 동작 시에 상기 메모리 셀 어레이의 데이터가 외부로 출력되는 데이터 출력 경로의 지연 시간에 대응하는 기간 동안 상기 외부에서 인가되는 외부 클럭의 개수를 카운팅하여 프리앰블 사이클 신호를 출력하는 클럭 주파수 감지부, 및 상기 리드 레이턴시 기간에 상기 메모리 셀 어레이에 저장된 데이터가 상기 외부로 출력되기 전 상기 프리앰블 사이클 신호에 해당하는 기간만큼 앞서서 활성화되고, 상기 프리앰블 사이클 신호에 해당하는 기간에 상기 버스트 길이에 해당하는 기간을 더한 기간만큼 활성화 기간을 유지한 후 비활성화되는 데이터 스트로브 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 한다. 따라서, 외부 클럭 주파수에 따라서 프리앰블의 시작 시점을 조절하여 반도체 메모리 장치가 고주파수로 동작하는 경우에도 데이터 스트로브 신호를 이용하여 데이터를 용이하게 페치 할 수 있도록 한다.

Description

데이터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치{Semiconductor memory device adjusting preamble of DQS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 클럭 주파수에 따라 데이터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 동기식 반도체 메모리 장치는 동작 속도의 향상을 위하여 외부 시스템 클럭에 동기(Synchronization)하여 동작을 한다. 동기식 반도체 메모리 장치에서 SDRAM(Synchronous DRAM)은 클럭의 상승 에지(edge)에 동기하여 클럭의 한주기 동안 하나의 데이터를 입출력하는데 반하여, 현재 각광받고 있는 DDR SDRAM(Double Data Rate SDRAM)은 클럭의 상승 에지뿐만 아니라 하강 에지에도 동기하여 데이터를 입출력하도록 구성되므로 클럭의 한주기 동안 연속적으로 두개의 데이터를 입출력 할 수 있다. 따라서 클럭의 주파수를 증가시키지 않더라도 기존의 SDRAM에 비하여 두 배 이상의 동작 속도를 구현할 수 있는 장점이 있다. 한편 반도체 메모리 장치는 출력되는 데이터들의 정확한 타이밍을 외부의 중앙 처리 장치(CPU)나 제어기(Controller)로 알려주고, 메모리 칩셋에서 각 칩들 간에 발생되 는 타임 스큐(time skew)를 최소화하기위하여, 반도체 메모리 장치는 리드 동작 시에 일종의 에코 클럭(Echo Clock) 신호인 데이터 스트로브 신호(Data Strobe Signal, DQS)를 데이터와 함께 외부로 출력한다. 데이터 스트로브 신호(DQS)는 기본적으로 하이 임피던스 상태(Hi-Z)를 유지하고 있으며, 데이터가 출력되기 1클럭 전에 로우 레벨로 천이하여 데이터가 출력될 것을 미리 외부의 장치로 통보하여, 외부 장치가 데이터를 정확히 수신 할 수 있도록 한다. 이후 데이트 스트로브 신호는 하이 레벨과 로우 레벨을 반복적으로 토글(toggle)하고 데이터는 스트로브 신호가 토글되는 동안 출력된다. 그리고 마지막 데이터가 출력되는 1/2 클럭 동안 로우 레벨을 유지하여 데이터 출력이 완료되었음을 외부 장치로 통보한 후에 다시 하이 임피던스(Hi-Z) 상태가 된다. 데이터가 출력되기 전 1 클럭 동안 로우 레벨로 유지되는 구간을 프리앰블(preamble)이라고 하며, 마지막 데이터가 출력되는 1/2 클럭 동안 로우 레벨로 유지되는 구간을 포스트앰블(postamble)이라 한다. 즉 데이터 스트로브 신호(DQS)는 데이터 출력 시작 타이밍과 데이터 출력 종료 타이밍을 프리앰블과 포스트앰블을 이용하여 외부 장치로 통보하고, 외부 장치는 데이터보다 먼저 인가되는 데이터 스트로브 신호(DQS)의 프리앰블을 이용하여 데이터를 수신할 정확한 타이밍을 판단하게 된다.
한편 DDR SDRAM과 같이 고속으로 동작하는 대부분의 동기식 반도체 메모리 장치는 외부 클럭에 동기되는 내부 클럭을 생성하기 위한 내부 클럭 발생부를 구비하고, 내부 클럭에 동기하여 동작을 수행하도록 구성된다. 그리고 내부 클럭 발생부는 일반적으로 PLL(Phase Looked Loop) 또는 DLL(Delay Locked Loop)을 구비하여 내부 클럭을 외부 클럭에 동기시킨다. 그러나 휴대용 전자기기에 사용되는 반도체 메모리 장치는 전력 소모가 중요한 이슈(issue)가 되므로, 전력 소모가 큰 PLL 또는 DLL을 구비하는 내부 클럭 발생부를 사용하지 않는다.
도1a 및 1b 는 종래의 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타내는 파형도로서, PLL 또는 DLL을 구비하지 않는 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타낸다.
도1a 는 133MHz의 주파수로 동작하는 DDR SDRAM 나타내고 있으며, 리드 레이턴시(Read Latency, RL)가 2이고, 버스트 길이(Burst Length, BL)가 4로 설정되어 있다. 외부에서 인가되는 명령(COM)이 리드 명령(READ)이면 리드 레이턴시(RL)가 2로 설정되어 있으므로 반도체 메모리 장치는 리드 명령(READ)가 인가되고 2클럭 이후부터 데이터(DQ)를 출력한다. 그리고 버스트 길이(BL)가 4로 설정되어 있으므로 4개의 데이터(D0 ~ D3)가 연속적으로 출력된다. 그리고 데이터 스트로브 신호(DQS)는 하이 임피던스 상태(Hi-Z)로 유지되다가 데이터(DQ)가 출력되기 1 클럭 전에 프리앰블로서 로우 레벨로 천이하고, 데이터(D0 ~ D2)의 출력에 동기하여 하이 레벨과 로우 레벨로 토글하고, 마지막 데이터(D3)에 동기하여 포스트앰블로서 로우 레벨을 유지한다. 그리고 데이터(DQ)와 데이터 스트로브 신호(DQS)를 수신하는 외부 장치는 데이터 스트로브 신호(DQS)의 프리앰플에 응답하여 반도체 메모리 장치의 출력 데이터(DQ)를 수신 할 수 있도록 입력 버퍼(input buffer)를 제어하기 위한 수신 제어 신호(RDQS)를 활성화한다.
그러나 상기한 바와 같이 도1a 및 도1b 의 반도체 메모리 장치는 DLL 을 구 비하지 않기 때문에 외부 클럭(ECLK)과 데이터 스트로브 신호(DQS)가 정확하게 동기되지 않는다. 따라서 데이터 스트로브 신호(DQS)는 외부 클럭(ECLK)에 대해 일정 수준의 스트로브 지연 시간(tDQSCK)을 가지게 되며, 이 스트로브 지연 시간(tDQSCK)은 통상적으로 반도체 메모리 장치의 동작 주파수, 즉 외부 클럭(ECLK)의 주파수에 상관없이 2ns ~ 5ns를 가질 수 있도록 반도체 메모리 장치의 스펙(specification)상에 정의된다.
한편 데이터(DQ)와 데이터 스트로브 신호(DQS)를 수신하는 외부 장치는 반도체 메모리 장치가 2ns ~ 5ns 의 스트로브 지연 시간(tDQSCK)을 스펙에서 허용하고 있으므로, 스트로브 지연 시간(tDQSCK)을 감안하여 데이터 스트로브 신호(DQS)를 수신할 수 있도록 설계되어야 한다. 즉 데이터 스트로브 신호 수신 윈도우(RDQSwin)는 스트로브 지연 시간(tDQSCK)이 2ns 일 때 수신 제어 신호(RDQSmin)의 활성화 시점부터, 스트로브 지연 시간(tDQSCK)이 5ns 일 때 수신 제어 신호(RDQSmax)의 활성화 종점까지의 구간을 모두 포함하도록 설계된다.
도1a 에 도시된 바와 같이 반도체 메모리 장치가 저주파수(133MHz)로 동작하는 경우에 데이터 스트로브 신호(DQSmin, DQSmax)가 스트로브 지연 시간(tDQSCK)을 최소값인 2ns를 갖거나, 최대값인 5ns를 가져도 데이터 스트로브 신호 수신 윈도우(RDQSwin)는 외부 장치가 정상적인 데이터 스트로브 신호(DQSmin, DQSmax)를 수신할 수 있도록 한다.
그러나 도1b 에 도시된 바와 같이 동일하게 리드 레이턴시(RL)가 2로, 그리고 버스트 길이(BL)가 4로 설정된 반도체 메모리 장치일지라도, 동작 주파수가 333MHz로 높아지게 되면, 스트로브 지연 시간(tDQSCK)은 상대적으로 커지게 된다. 그리고 데이터 스트로스 신호(DQS)를 수신하는 외부 장치는 상대적으로 커진 스트로브 지연 시간(tDQSCK)에 의해 데이터 스트로브 신호 수신 윈도우(RDQSwin) 구간에서도 하이 임피던스(Hi-Z)의 데이터 스트로브 신호(DQSmax)를 수신하게 될 수가 있다. 즉 반도체 메모리 장치가 점점더 고속화되어감에 따라 1클럭 사이클의 프리앰플 신호를 가지는 데이터 스트로브 신호(DQS)는 외부 장치가 정확하게 수신할 수 없게 되는 문제가 발생한다. 이는 외부 장치가 데이터 스트로브 신호(DQS)를 샘플링하는 구간과 실제 반도체 메모리 장치가 데이터 스트로브 신호(DQS)를 출력하는 구간이 일치하지 않도록 하며, 데이터 스트로브 신호(DQS)의 프리앰블을 이용하여 데이터를 페치(fetch)하는 시점을 결정하기 어렵게 하는 문제가 있었다.
본 발명의 목적은 외부 클럭 주파수에 따라 데이터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 라이트 동작 시에 데이터를 저장하고, 리드 동작 시에 데이터를 출력하는 메모리 셀 어레이, 모드 설정 동작 시에 외부로부터 인가되는 코드 신호에 응답하여 리드 레이턴시, 버스트 길이를 설정하는 모드 설정부, 상기 리드 동작 시에 상기 메모리 셀 어레이의 데이터가 외부로 출력되는 데이터 출력 경로의 지연 시간에 대응하는 기간 동안 상기 외부에서 인가되는 외부 클럭의 개수를 카운팅하여 프리앰블 사이클 신호를 출력하는 클럭 주파수 감지부, 및 상기 리드 레이턴시 기간에 상기 메모리 셀 어레이에 저장된 데이터가 상기 외부로 출력되기 전 상기 프리앰블 사이클 신호에 해당하는 기간만큼 앞서서 활성화되고, 상기 프리앰블 사이클 신호에 해당하는 기간에 상기 버스트 길이에 해당하는 기간을 더한 기간만큼 활성화 기간을 유지한 후 비활성화되는 데이터 스트로브 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭 주파수 감지부는 오토 리프레시 신호에 응답하여 상기 리드 동작 시에 상기 데이터 출력 경로의 지연 시간에 대응하는 시간동안 활성화되는 카운터 인에이블 신호를 발생하는 카운터 인에이블 신호 발생부, 및 상기 카운터 인에이블 신호가 활성화되는 동안 인가되는 상기 외부 클럭의 개수를 카운팅하여 상기 프리앰블 사이클 신호를 출력하는 카운터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 카운터 인에이블 신호 발생부는 상기 오토 리프레시 신호를 인가받아 버퍼하여 출력하는 버퍼, 상기 외부 클럭에 응답하여 상기 버퍼의 출력 신호를 제1 노드로 전송하는 전송 게이트, 상기 전송 게이트에서 인가되는 신호의 레벨이 변화하지 않는 동안 상기 제1 노드의 신호 레벨이 유지되도록 하는 래치, 상기 제1 노드의 신호를 인가받아 상기 데이터 출력 경로의 지연 시간에 대응하는 시간만큼 지연하여 출력하는 지연 복제 경로, 상기 지연 복제 경로의 출력 신호를 반전하여 출력하는 인버터, 및 상기 제1 노드의 신호와 상기 인버터의 출력 신호를 논리곱하여 상기 카운터 인에이블 신호를 출력하는 낸드 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 레이턴시 신호 발생부는 상기 데이터 스트로브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 기간만큼 지연하여 데이터 레이턴시 신호를 추가로 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 명령을 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호와 상기 리드 동작을 위한 리드 신호 및 오토 리프레시 동작을 위한 상기 오토 리프레시 신호를 발생하는 명령 디코더, 상기 레이턴시 신호에 응답하여 상기 메모리 셀로부터 상기 데이터를 인가받아 출력 데이터를 출력하는 데이터 출력 경로, 및 상기 외부 클럭을 인가받고, 상기 데이터 스트로브 레이턴시 신호에 응답하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력 경로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 출력 경로는 상기 외부 클럭에 응답하여 상기 데이터를 인가받고, 상기 레이턴시 신호에 대응하는 기간 동안 버퍼하여 출력하는 데이터 출력 버퍼, 및 상기 버퍼된 데이터를 구동하여 상기 출력 데이터를 출력하는 데이터 출력 드라이버를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 스트로브 신호 출력 경로는 상기 데이터 스트로브 레이턴시 신호에 응답하여 상기 외부 클럭을 버퍼하여 출력하는 데이터 스트로브 신호 버퍼, 및 상기 버퍼된 외부 클럭을 구동하여 상기 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 드라이버를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 외부 클럭 주파수에 따라 데이터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치는 외부 클럭 주파수를 감지하고, 외부 클럭 주파수에 따라서 프리앰블의 시작 시점을 조절하여 반도체 메모리 장치가 고주파수로 동작하는 경우에도 데이터 스트로브 신호를 이용하여 데이터를 용이하게 페치 할 수 있도록 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 외부 클럭 주파수에 따라 데이 터 스트로브 신호의 프리앰블을 조절하는 반도체 메모리 장치을 설명하면 다음과 같다.
도2 는 본 발명의 반도체 메모리 장치의 일실시예를 나타내는 블록도이며, 리드 동작에 관련되는 블록들을 나타내었다.
도2 에서 반도체 메모리 장치는 메모리 셀 어레이(10), 센스 증폭기(12), 데이터 출력 버퍼(14), 데이터 출력 드라이버(16), 클럭 주파수 감지부(18), 명령 디코더(20), 모드 설정부(22), 레이턴시 신호 발생부(24), 데이터 스트로브 신호 버퍼(26), 및 데이터 스트로브 신호 드라이버(30)를 구비한다.
반도체 메모리 장치가 리드 동작 시에 메모리 셀 어레이(10)는 데이터를 출력하고, 센스 증폭기(12)는 메모리 셀 어레이(10)에서 출력되는 데이터를 증폭한다.
데이터 출력 버퍼(14)는 외부 클럭(ECLK) 및 레이턴시 신호 발생부(24)에서 출력되는 레이턴시 신호(LATDQ)에 응답하여 센스 증폭기(12)에서 출력되는 데이터를 버퍼하여 출력한다. 데이터 출력 드라이버(16)는 데이터 출력 버퍼(14)에서 출력되는 버퍼된 데이터를 구동하여 데이터(DQ)를 발생한다.
클럭 주파수 감지부(18)는 외부 클럭(ECLK)을 인가받고, 명령 디코더(20)에서 인가되는 오토 리프레시 신호(AREF)에 응답하여 활성화되어 외부 클럭(ECLK)의 주파수에 대응하는 프리앰블 사이클 신호(PAM)를 발생하여 레이턴시 신호 발생부(24)로 출력한다. 명령 디코더(20)는 외부 클럭(ECLK)에 응답하여 외부로부터 명령(CMD)을 인가받아 디코딩하고, 인가된 명령(CMD)에 따라 리드 신호(PREAD), 오토 리플레시 신호(AREF) 및 모드 설정 신호(MRS)를 출력한다. 모드 설정부(22)는 모드 설정 신호(MRS)에 응답하여 외부에서 코드 신호(CODE)를 인가받고, 코드 신호(CODE)에 따라 리드 레이턴시(RL) 및 버스트 길이(BL)를 설정한다. 일반적으로 코드 신호(CODE)는 반도체 메모리 장치의 어드레스 핀(미도시)를 통하여 인가된다.
레이턴시 신호 발생부(24)는 외부 클럭(ECLK)에 응답하여 동작을 수행한다. 그리고 리드 레이턴시(RL) 및 리드 명령(PREAD)에 응답하여 활성화된 후 버스트 길이에 해당하는 기간 동안 유지된 후에 비활성화되는 데이터 레이턴시 신호(LATDQ)를 발생한다. 또한 레이턴시 신호 발생부(24)는 리드 레이턴시(RL)에서 프리앰블 사이클 신호(PAM)를 뺀 신호(미도시) 및 리드 명령(PREAD)에 응답하여 활성화 된 후 버스트 길이(BL)에서 프리앰블 사이클 신호(PAM)를 더한 기간 동안 유지된 후에 비활성화 되는 데이터 스트로브 레이턴시 신호(LATDQS)를 발생한다.
데이터 스트로브 신호 버퍼(26)는 데이터 스트로브 레이턴시 신호(LATDQS)에 응답하여 외부 클럭(ECLK)을 버퍼하여 버퍼된 외부 클럭을 발생한다. 데이터 스트로브 신호 드라이버(28)는 버퍼된 외부 클럭을 구동하여 데이터 스트로브 신호(DQS)를 발생한다.
도2 에 도시된 본 발명의 반도체 메모리 장치는 오토 리프레시 신호(AREF)에 응답하여 활성화되어, 반도체 메모리 장치의 오토 리프레시 기간 동안 외부 클럭(ECLK)의 주파수에 대응하는 프리앰블 사이클 신호(PAM)을 생성하는 클럭 주파수 감지부(18)를 구비한다. 그리고 레이턴시 신호 발생부(24)는 프리앰블 사이클 신호(PAM)에 응답하여 데이터 스트로브 레이턴시 신호(LATDQS)를 제어함으로서 데이 터 스트로브 신호(DQS)의 프리앰블 기간을 조절할 수 있다.
도3 은 도2 의 클럭 주파수 감지부의 일실시예를 나타내는 도면이다.
클럭 주파수 감지부(18)에서 짝수개의 인버터를 구비하는 버퍼(buf)는 명령 디코더(20)로부터 오토 리프레시 신호(AREF)가 인가되면 오토 리프레시 신호를 버퍼하여 버퍼된 오토 리프레시 신호를 출력한다. 버퍼된 오토 리프레시 신호는 전송 게이트(TG)로 인가되고, 전송 게이트(TG)는 하이 레벨의 외부 클럭(ECLK)에 응답하여 버퍼된 오토 리프레시 신호를 제1 노드(A)로 인가한다. 제1 인버터(IV1)는 전송 게이트(TG)를 활성화하기 위하여 외부 클럭(ECLK)을 반전하여 출력한다.
제1 노드(A)에 연결된 래치(latch)는 두 개의 인버터로 구현되며, 제1 노드(A)에 인가되는 신호의 레벨이 다른 레벨로 천이하기 이전까지 제1 노드(A)의 신호 레벨을 유지하기 위해 구비된다.
지연 복제 경로(40)는 제1 노드(A)에 인가된 신호를 센스 증폭기(12)에서 출력된 데이터가 데이터 출력 버퍼(14)와 데이터 출력 드라이버(16)에 의해 지연되어 데이터(DQ)로서 출력되는 데이터 출력 경로의 지연 시간만큼 지연하기 위하여 구비된다. 그리고 제2 인버터(IV2)는 지연 복제 경로(40)에서 출력되는 신호를 반전하여 논리곱 게이트(AND)로 출력한다.
논리곱 게이트(AND)는 제1 노드(A)에 인가되는 신호와 제1 노드(A)의 신호를 지연 반전한 제2 인버터(IV2)의 출력 신호를 논리곱하여 카운터(42)를 활성화하기 위한 카운터 인에이블 신호(Cen)로서 출력한다.
카운터(42)는 카운터 인에이이블 신호(Cen)에 응답하여 활성화되어 외부 클 럭(ECLK)을 카운팅하고, 그 결과를 프리앰프 사이클 신호(PAM)로서 출력한다.
도4 는 도3 의 클럭 주파수 감지부의 동작을 설명하기 위한 파형도이다.
오토 리프레시 신호가 인가되면 버퍼(buf)는 오토 리프레시 신호를 버퍼하여 전송 게이트(TG)로 출력한다. 전송 게이트(TG)는 외부 클럭(ECLK)을 전송 게이트(TG)의 NMOS 트랜지스터로 인가받고, 제1 인버터(IV1)에 의해 반전된 외부 클럭(ECLK)을 PMOS 트랜지스터로 인가받는다. 따라서 전송 게이트(TG)는 외부 클럭(ECLK)이 하이 레벨인 경우에 버퍼(buf)의 출력 신호를 제1 노드(A)로 전송한다. 따라서 제1 노드(A)는 오토 리프레시 신호가 하이 레벨로 활성화된 이후 외부 클럭(ECLK)이 하이 레벨로 천이할 때 하이 레벨로 천이한다. 래치(latch)는 외부 클럭(ECLK)이 로우 레벨로 천이하여 전송 게이트(TG)가 비활성화되더라도 제1 노드(A)의 신호 레벨이 유지되도록 한다. 논리곱 게이트(AND)는 하이 레벨로 천이하는 제1 노드(A)의 신호 레벨에 응답하여 즉시 하이 레벨의 카운터 인에이블 신호(Cen)를 출력한다. 그리고 지연 복제 경로(40)는 제1 노드(A)의 신호를 데이터 출력 경로의 지연 시간만큼 지연하여 출력하고, 제2 인버터(IV2)는 지연 복제 경로(40)의 출력 신호를 반전하여 논리곱 게이트(AND)의 입력 신호로서 제2 노드(B)로 출력한다. 따라서 제2 노드(B)의 신호는 제1 노드(A)의 신호를 데이터 출력 경로의 지연 시간만큼 지연하고 반전한 신호이다. 제1 노드(A)의 신호가 하이 레벨로 천이하였으므로, 제2 노드(B)의 신호는 소정 시간 지연된 후에 로우 레벨로 천이한다. 논리곱 게이트(AND)는 제2 노드(B)의 신호가 로우 레벨로 천이하였으므로 로우 레벨의 카운터 인에이블 신호(Cen)를 출력한다. 그러므로 카운터 인에이블 신 호(Cen)는 오토 리플레시 신호(AREF)에 응답하여 활성화되고, 데이터 출력 경로의 지연 시간 만큼 유지된 후에 비활성화된다. 카운터는 카운터 인에이블 신호(Cen)에 응답하여 활성화되고, 카운터 인에이블 신호(Cen)가 활성화되어 있는 동안 인가되는 외부 클럭(ECLK)의 개수를 카운터하여 프리앰블 사이클 신호(PAM)를 출력한다.
상기한 바와 같이 도2 의 레이턴시 신호 발생부(24)는 프리앰블 사이클 신호(PAM)에 응답하여 데이터 스트로브 신호(DQS)의 프리앰블 기간을 조절한다. 따라서 클럭 주파수 감지부(18)가 데이터 출력 경로의 지연 시간 동안 인가되는 외부 클럭(ECLK)의 개수에 따라 프리앰블 사이클 신호(PAM)를 가변므로, 데이터 스트로브 신호(DQS)의 프리앰블 기간은 외부 클럭(ECLK)의 주파수에 응답하여 가변된다.
도5 는 본 발명에 따른 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타내는 파형도이며, 도1a 및 도1b 와 같이 PLL 또는 DLL을 구비하지 않는 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타낸다.
도5 에서도 도1a 및 도1b 와 동일하게 리드 레이턴시(RL)가 2이고, 버스트 길이(BL)가 4로 설정되어 있다. 그리고 외부 클럭은 도1b 와 같이 333MHz로 반도체 메모리 장치로 인가되는 경우를 도시하였다. 그리고 클럭 주파수 감지부(18)가 외부 클럭(ECLK)의 주파수에 응답하여 프리앰블 사이클 신호(PAM)를 2로 출력한 경우를 가정하였다.
외부에서 인가되는 명령(COM)이 리드 명령(READ)이면 리드 레이턴시(RL)가 2로 설정되어 있으므로 반도체 메모리 장치는 리드 명령(READ)가 인가되고 2클럭과 스트로브 지연 시간(tDQSCK) 이후부터 데이터(DQ)를 출력한다. 그리고 버스트 길 이(BL)가 4로 설정되어 있으므로 4개의 데이터(D0 ~ D3)가 연속적으로 출력된다. 데이터 스트로브 신호(DQS)는 하이 임피던스 상태(Hi-Z)로 유지되다가 데이터(DQ)가 출력되기 2 클럭 전에 프리앰블로서 로우 레벨로 천이하고, 데이터(D0 ~ D2)의 출력에 동기하여 하이 레벨과 로우 레벨로 토글하고, 마지막 데이터(D3)에 동기하여 포스트앰블로서 로우 레벨을 유지한다. 도1a 및 도1b 에서 1클럭이던 데이터 스트로브 신호의 프리앰블 기간이 도5 에서 프리앰블 사이클 신호(PAM)에 응답하여 2클럭으로 증가하였다. 그리고 데이터(DQ)와 데이터 스트로브 신호(DQS)를 수신하는 외부 장치는 데이터 스트로브 신호(DQS)의 프리앰플에 응답하여 반도체 메모리 장치의 출력 데이터(DQ)를 수신 할 수 있도록 입력 버퍼(input buffer)를 제어하기 위한 수신 제어 신호(RDQS)를 활성화한다.
도5 에 도시된 바와 같이 본 발명의 반도체 메모리 장치는 데이터 스트로브 신호(DQSmin, DQSmax)가 스트로브 지연 시간(tDQSCK)을 최소값인 2ns를 갖거나, 최대값인 5ns를 가져도 프리앰블이 2클럭으로 증가되었으므로 데이터 스트로브 신호 수신 윈도우(RDQSwin)는 외부 장치가 정상적인 데이터 스트로브 신호(DQSmin, DQSmax)를 수신할 수 있도록 설정된다. 즉 데이터 스트로브 신호(DQSmin, DQSmax)가 하이 임피던스(Hi-Z)로 인가되지 않는다.
결과적으로 본 발명의 반도체 메모리 장치는 클럭 주파수 감지부가 외부 클럭에 응답하여 프리앰블 기간을 조절하므로, 외부 클럭의 주파수의 변화에 상관없이 안정적으로 동작할 수 있다.
상기에서는 클럭 주파수 감지부(18)가 오토 리프레시 신호(AREF)에 응답하여 동작하는 것으로 설명하였으나, 반도체 메모리 장치가 동작하는 동나 외부 클럭(ECLK)의 주파수가 변경되는 경우는 거의 없으므로, 반도체 메모리 장치의 동작 초기에만 클럭 주파수 감지부(18)가 동작하도록 할 수도 있다. 또한 오토 리프레시 신호(AREF) 이외의 다른 신호를 사용할 수 있음은 자명하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1a 및 1b 는 종래의 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타내는 파형도이다.
도2 는 본 발명의 반도체 메모리 장치의 일실시예를 나타내는 블록도이다.
도3 은 도2 의 클럭 주파수 감지부의 일실시예를 나타내는 도면이다.
도4 는 도3 의 클럭 주파수 감지부의 동작을 설명하기 위한 파형도이다.
도5 는 본 발명에 따른 반도체 메모리 장치의 데이터 스트로브 신호 타이밍을 나타내는 파형도이다.

Claims (7)

  1. 라이트 동작 시에 데이터를 저장하고, 리드 동작 시에 데이터를 출력하는 메모리 셀 어레이;
    모드 설정 동작 시에 외부로부터 인가되는 코드 신호에 응답하여 리드 레이턴시, 버스트 길이를 설정하는 모드 설정부;
    상기 리드 동작 시에 상기 메모리 셀 어레이의 데이터가 외부로 출력되는 데이터 출력 경로의 지연 시간에 대응하는 기간 동안 상기 외부에서 인가되는 외부 클럭의 개수를 카운팅하여 프리앰블 사이클 신호를 출력하는 클럭 주파수 감지부; 및
    상기 리드 레이턴시 기간에 상기 메모리 셀 어레이에 저장된 데이터가 상기 외부로 출력되기 전 상기 프리앰블 사이클 신호에 해당하는 기간만큼 앞서서 활성화되고, 상기 프리앰블 사이클 신호에 해당하는 기간에 상기 버스트 길이에 해당하는 기간을 더한 기간만큼 활성화 기간을 유지한 후 비활성화되는 데이터 스트로브 레이턴시 신호를 발생하는 레이턴시 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 클럭 주파수 감지부는
    오토 리프레시 신호에 응답하여 상기 리드 동작 시에 상기 데이터 출력 경로의 지연 시간에 대응하는 시간동안 활성화되는 카운터 인에이블 신호를 발생하는 카운터 인에이블 신호 발생부; 및
    상기 카운터 인에이블 신호가 활성화되는 동안 인가되는 상기 외부 클럭의 개수를 카운팅하여 상기 프리앰블 사이클 신호를 출력하는 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 카운터 인에이블 신호 발생부는
    상기 오토 리프레시 신호를 인가받아 버퍼하여 출력하는 버퍼;
    상기 외부 클럭에 응답하여 상기 버퍼의 출력 신호를 제1 노드로 전송하는 전송 게이트;
    상기 전송 게이트에서 인가되는 신호의 레벨이 변화하지 않는 동안 상기 제1 노드의 신호 레벨이 유지되도록 하는 래치;
    상기 제1 노드의 신호를 인가받아 상기 데이터 출력 경로의 지연 시간에 대응하는 시간만큼 지연하여 출력하는 지연 복제 경로;
    상기 지연 복제 경로의 출력 신호를 반전하여 출력하는 인버터; 및
    상기 제1 노드의 신호와 상기 인버터의 출력 신호를 논리곱하여 상기 카운터 인에이블 신호를 출력하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 레이턴시 신호 발생부는
    상기 데이터 스트로브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 기간만큼 지연하여 데이터 레이턴시 신호를 추가로 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 명령을 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호와 상기 리드 동작을 위한 리드 신호 및 오토 리프레시 동작을 위한 상기 오토 리프레시 신호를 발생하는 명령 디코더;
    상기 레이턴시 신호에 응답하여 상기 메모리 셀로부터 상기 데이터를 인가받아 출력 데이터를 출력하는 데이터 출력 경로; 및
    상기 외부 클럭을 인가받고, 상기 데이터 스트로브 레이턴시 신호에 응답하여 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 출력 경로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 데이터 출력 경로는
    상기 외부 클럭에 응답하여 상기 데이터를 인가받고, 상기 레이턴시 신호에 대응하는 기간 동안 버퍼하여 출력하는 데이터 출력 버퍼; 및
    상기 버퍼된 데이터를 구동하여 상기 출력 데이터를 출력하는 데이터 출력 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 데이터 스트로브 신호 출력 경로는
    상기 데이터 스트로브 레이턴시 신호에 응답하여 상기 외부 클럭을 버퍼하여 출력하는 데이터 스트로브 신호 버퍼; 및
    상기 버퍼된 외부 클럭을 구동하여 상기 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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