KR20020011219A - 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 - Google Patents
데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 Download PDFInfo
- Publication number
- KR20020011219A KR20020011219A KR1020000044590A KR20000044590A KR20020011219A KR 20020011219 A KR20020011219 A KR 20020011219A KR 1020000044590 A KR1020000044590 A KR 1020000044590A KR 20000044590 A KR20000044590 A KR 20000044590A KR 20020011219 A KR20020011219 A KR 20020011219A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- data
- phase
- output
- input data
- Prior art date
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 17
- 238000004891 communication Methods 0.000 title claims abstract description 7
- 230000007423 decrease Effects 0.000 claims abstract description 6
- 239000000872 buffer Substances 0.000 claims description 22
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 10
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 claims description 8
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 101001122448 Rattus norvegicus Nociceptin receptor Proteins 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
간단한 구조로서 입력데이타의 위상 및 주파수변동을 동시에 검출함으로써 정확하게 클럭을 복원할 수 있는 클럭 및 데이타 복원회로에 관한 것이다. 위상/주파수 검출기는 복원된 제1 클럭 및 제1 클럭보다 90°의 위상차가 나는 제3 클럭을 이용하여 입력데이타와 클럭간의 위상 및 주파수 에러를 검출하고, 그 결과에 따라 데이타 래그신호와 데이타 리드신호를 발생시킨다. 전하펌프는 위상/주파수 검출기에서 출력되는 데이타 래그신호 구간과 데이타 리드신호 구간의 차이에 따라 전하량을 증감시키고, 루프필터는 전하펌프의 출력에 대하여 잡음성분을 제거한다. 전압제어발진기는 루프필터의 출력에 따라서 복원되는 클럭의 주기를 증감시키고, 이중에지 트리거 D 플립플롭은 입력데이타를 전압제어발진기에서 복원되어 출력되는 정의 제1 클럭 및 부의 제1 클럭에 의해 재조정하여 출력한다.
Description
본 발명은 데이타 통신시스템에 관한 것으로서, 특히 그 구조가 간단한 클럭 및 데이타 복원회로에 관한 것이다.
현재 데이타 통신시스템은 매우 고속으로 동작하므로 이에 상응할 수 있는 클럭/데이타 복원회로의 제작을 어렵게 한다. 이러한 어려움을 극복하기 위해 다중 위상을 갖는 고속의 클럭들을 이용하여 입력데이타의 위상 및 주파수를 동시에 검출하는 오버샘플링 방법이 제안되었다(S.Kim., et al., "An 800 Mb/s Multi-Channel CMOS Serial Link with 3x Oversampling", IEEE 1995 CICC proceedings, pp. 451, Feb. 1995). 그러나, 이러한 오버샘플링 방법을 이용하게 되면, 비교적 큰 회로 면적을 필요로 하며, 전력소모가 많이 발생하게 되는 문제점이 있다.
다른 방법으로는 복잡한 상태회로와 전압제어발진기(Voltage Controlled Oscillator)로 구성되는 CMOS 클럭 및 데이타 복원회로가 있으며, 여러가지 형태의 위상/주파수 검출기(Phase Frequency Detector;이하 PFD라 약함), 예를 들어 일반적인 구조의 PFD 또는 다이나믹 PFD 등이 고속의 CMOS 클럭 및 데이타 복원회로를 구성하기 위하여 사용되었다.
한편, 위상검출시 두개의 배타논리합게이트를 사용하는 방법으로는 호그(Hogge) 회로("A self correcting clock recovery circuit", IEEE Trans. On Electron Devices, Vol, Ed-32, No. 12, Dec. 1985)라 불리우는 방법이 있는데, 이 호그의 회로에서는 두개의 D 플립플롭과 두개의 배타논리합게이트가 입력데이타와 클럭간의 위상차이를 검출하는데 사용되었다. 이 회로에 의하면, 입력데이타에 대한 클럭의 빠름과 느림을 검출할 수 있으며, 입력데이타가 오랜시간 '0' 또는 '1' 상태에서 머물러 있을 경우에도 제대로 동작하게 된다. 그러나, 이 회로는 입력데이타의 주파수변동을 파악하지 못하므로 클럭신호가 주기적으로 매우 안정되어 있거나, 입력되는 데이타신호가 안정된 주기를 가지도록 하는 별도의 회로를 필요로 하는 단점이 있다.
본 발명의 목적은 데이타 통신시스템에 있어서 간단한 구조로서 입력데이타의 위상 및 주파수변동을 동시에 검출함으로써 정확하게 클럭을 복원할 수 있는 클럭 및 데이타 복원회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 데이타 통신시스템에 있어서, 본 발명에 따른 클럭 및 데이타 복원회로는 복원된 제1 클럭 및 상기 제1 클럭보다 90°의 위상차가 나는 제3 클럭을 이용하여 입력데이타와 클럭간의 위상 및 주파수 에러를 검출하고, 그 결과에 따라 데이타 래그신호와 데이타 리드신호를 발생시키기 위한 위상/주파수 검출기; 상기 위상/주파수 검출기에서 출력되는 데이타 래그신호 구간과 데이타 리드신호 구간의 차이에 따라 전하량을 증감시키는 전하펌프; 상기 전하펌프의 출력에 대하여 잡음성분을 제거하는 루프필터; 상기 루프필터의 출력에 따라서 복원되는 클럭의 주기를 증감시키는 전압제어발진기; 및 상기 입력데이타를 상기 전압제어발진기에서 복원되어 출력되는 정의 제1 클럭 및 부의 제1 클럭에 의해 재조정하여 출력하는 이중에지 트리거 D 플립플롭으로 이루어진다.
본 발명에 따르면, 두개의 배타논리합게이트로 구성된 간단한 위상/주파수 검출기를 구비하여 입력데이타의 위상 및 주파수 변동을 동시에 검출함으로써 정확하게 클럭을 복원할 수 있다.
도 1은 본 발명에 따른 클럭 및 데이타 복원회로를 보여주는 블럭도,
도 2는 도 1에 있어서 위상/주파수 검출기의 동작을 보여주는 타이밍도,
도 3은 도 1에 있어서 위상/주파수 검출기에 사용된 배타논리합게이트의 세부회로도,
도 4는 도 1에 있어서 VCO의 세부블럭도,
도 5는 도 4에 있어서 VCO 셀의 세부회로도,
도 6은 바이어스 전압에 따른 VCO의 동작영역을 보여주는 그래프,
도 7은 도 1에 있어서 이중에지동작 D 플립플롭의 세부회로도,
도 8은 본 발명에 따른 회로에 대한 시뮬레이션 결과, 입력데이타가 1.0 Gbps 일 경우 잠김상태를 보여주는 그래프,
도 9는 본 발명에 따른 회로에 대한 시뮬레이션 결과, 복원된 랜덤 데이타신호를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
11: 위상/주파수 검출기 13: 전하펌프
15: 루프필터 17: VCO
19: 이중에지 트리거 D 플립플롭 31~34: VCO 셀
35~38: 풀스윙회로
XOR1, XOR2: 배타논리합게이트
I1, I2: 전류원 SW1, SW2: 스위치
D1~D4: 지연버퍼
이하 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 대하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 클럭 및 데이타 복원회로의 일실시예를 보여주는 블럭도로서, 위상/주파수 검출기(11), 전하펌프(13), 루프필터(15), 전압제어발진기(VCO;17)와 D 플립플롭(19)로 이루어지며, 위상/주파수 검출기(11), 전하펌프(13), 루프필터(15) 및 전압제어발진기(VCO;17)는 단일 루프회로(100)를 형성하여 입력 데이타와 클럭간 위상 및 주파수 에러성분을 제거하기 위한 것이다.
상기 위상/주파수 검출기(11)는 두개의 배타논리합게이트(XOR1, XOR2)로 구성되는데, 제1 배타논리합게이트(XOR1)의 일측 입력단에는 입력데이타가, 타측 입력단에는 VCO(17)의 제1 지연버퍼(D1)의 정출력(CLK1)이 인가된다. 또한, 제2 배타논리합게이트(XOR2)의 일측 입력단에는 VCO(17)의 제1 지연버퍼(D1)의 정출력(CLK1)이, 타측 입력단에는 VCO(17)의 제3 지연버퍼(D3)의 정출력(CLK3)이 인가된다. 전하펌프(13)는 서로 직렬로 연결된 두개의 전류원(I1,I2)와 두개의 스위치(SW1, SW2)로 구성된다. 또한, 루프필터(15)는 전하펌프(13)의 출력단과 접지 사이에 서로 직렬로 연결된 저항(R1) 및 콘덴서(C1)과, 전하펌프(13)의 출력단과 접지 사이에 연결된 콘덴서(C2)로 구성된다.
한편, VCO(17)는 서로 직렬로 연결된 4개의 지연버퍼(D1,D2,D3,D4)으로 구성되며, 제1 내지 제4 지연버퍼(D1,D2,D3,D4)는 각각 정출력(CLK1, CLK2, CLK3, CLK4)과 부출력()을 제공하며, VCO(17)에서 출력되는 8개의 클럭은 각각 45°의 위상차를 가진다. 여기서, 제4 지연버퍼(D4)의 부출력()은 제1 지연버퍼(D1)의 정입력으로 인가되고, 제4 지연버퍼(D4)의 정출력(CLK4)은 제1 지연버퍼(D1)의 부입력으로 인가되고, 루프필터(15)의 출력은 제1 내지 제4 지연버퍼(D1~D4)의 조정전압으로 인가된다. D 플립플롭(19)은 입력데이타가 인가되는 D 입력단과, VCO(17)의 제1 지연버퍼(D1)의 정출력(CLK1)이 인가되는 클럭단과, 재조정된 데이타(retimed data)가 제공되는 Q 출력단으로 이루어져서, 복원된 클럭신호에 따라 입력데이타를 재조정하여 출력하기 위한 것이다.
상기와 같이 구성된 클럭 및 데이타 복원회로의 동작을 살펴보기로 한다.
먼저, 위상/주파수 검출기(11)에 있어서, 제1 배타논리합게이트(XOR1)는 입력데이타와 VCO(17)의 제1 지연버퍼(D1)의 정출력(CLK1)에 대하여 배타논리합을 수행하여 데이타 래그(DATA lag) 신호를 발생시키고, 제2 배타논리합게이트(XOR2)는 VCO(17)의 제1 지연버퍼(D1)의 정출력(CLK1)과 VCO(17)의 제3 지연버퍼(D3)의 정출력(CLK3)에 대하여 배타논리합을 수행하여 데이타 리드(DATA lead) 신호를 발생시킨다.
위상/주파수 검출기(11)의 데이타 래그신호는 전하펌프(13)의 제1 스위치(SW1)의 제어신호로 공급되어 전하를 늘리는 신호로 작용하고, 데이타 리드신호는 전하펌프(13)의 제2 스위치(SW2)의 제어신호로 공급되어 전하를 줄이는 신호로 작용한다. 여기서 데이타 리드신호의 경우 클럭간의 배타논리합 연산에 의해 발생하므로 주기적으로 생성되며, 데이타 래그신호의 경우 클럭과 입력데이타간의 배타논리합 연산에 의해 발생하므로 비주기적으로 생성된다.
상기 위상/주파수 검출기(11)의 동작을 도 2의 타이밍도와 결부시켜 설명하면 다음과 같다.
만약 입력 데이타와 CLK3가 동일 위상인 경우 즉 잠김상태(lock state)인 경우, 데이타 리드신호와 데이타 래그신호가 동시에 발생하게 되므로 VCO(17)에 대한 조정전압은 이전과 같은 상태에서 머물게 된다. 한편, 입력 데이타가 CLK3보다 빠른 위상(즉, data > clock)인 경우 데이타 래그신호의 '하이'구간이 데이타 리드신호의 '하이' 구간보다 짧게 되고, 따라서 여분의 데이타 리드신호 구간이 루프필터(15)에 대한 전하펌프(13)의 전하감소신호로 작용한다. 루프필터(15)에서의 전하감소는 조정전압감소로 이어지며, 이는 VCO(17)의 클럭주기감소를 가져오고, 따라서 클럭 위상값이 입력데이타의 위상값과 보조를 맞출수 있게 된다.
이와는 반대로, 입력 데이타가 CLK3보다 느린 위상(즉, data < clock)인 경우, 데이타 래그신호의 '하이'구간이 데이타 리드신호의 '하이' 구간보다 길게 되고, 따라서 여분의 데이타 래그신호 구간이 루프필터(15)에 대한 전하펌프(13)의 전하증가신호로 작용한다. 루프필터(15)에서의 전하증가는 조정전압증가로 이어지며, 이는 VCO(17)의 클럭주기증가를 가져오고, 따라서 클럭 위상값이 입력데이타의 위상값과 보조를 맞출수 있게 된다.
상기 방법은 입력데이타와 클럭간 주파수가 다른 경우에도 적용된다. 예를 들면, 입력데이타의 주파수가 그에 해당하는 클럭의 주파수보다 빠른 경우, 데이타 래그신호의 '하이'구간이 데이타 리드신호의 '하이'구간보다 짧게 되며, 따라서 여분의 데이타 리드신호 구간이 루프필터(15)에 대한 전하펌프(13)의 전하감소신호로 작용하게 된다. 루프필터(15)에서의 전하감소는 조정전압강하로 이어지며, 이는 VCO(17)의 클럭주기감소를 가져오고, 따라서 클럭 위상값이 입력데이타의 위상값과 보조를 맞출수 있게 된다. 이와는 반대로, 입력데이타의 주파수가 그에 해당하는 클럭의 주파수보다 느린 경우, 데이타 래그신호의 '하이'구간이 데이타 리드신호의 '하이'구간보다 길게 되며, 따라서 여분의 데이타 래그신호 구간이 루프필터(15)에 대한 전하펌프(13)의 전하증가신호로 작용하게 된다. 루프필터(15)에서의 전하감소는 조정전압증가로 이어지며, 이는 VCO(17)의 클럭주기증가를 가져오고, 따라서 클럭 위상값이 입력데이타의 위상값과 보조를 맞출수 있게 된다.
입력데이타가 '1' 또는 '0' 상태에 오래 머무를 경우에는 데이타 리드신호와 데이타 래그신호의 '하이' 상태값이 교대로 반복해서 나타나게 된다. 그러나, 루프필터(15)에서의 평균전하값은 변하지 않으므로 계속 안정된 잠김상태에 있다고 할 수 있다. 비록 이러한 상태가 지터 발생을 유도할 수 있으나, 전하펌프(13)의 전류량(I1,I2)과 루프필터(15)에서의 저항값(R1), 커패시터값(C1,C2), 그리고 VCO(17)의 이득과 같은 루프요소들의 적절한 조절에 의해 이런 바람직하지 않은 상태를 최소화할 수 있다.
도 3은 도 1에 도시된 VCO(17)에 있어서 지연버퍼(D1~D4)의 세부적인 블럭도로서, 각 지연버퍼(D1~D4)는 각각 VCO 셀(31~34)과 풀 스윙회로(35~38)로 구성된다. 한편, VCO 셀(31~34)은 도 4에 도시된 바와 같이 대칭부하(symmetric loads)를 갖는 차동버퍼구조로 이루어진다. 풀 스윙회로(35~38)는 VCO 셀(31~34)에서 출력되는 로우 스윙의 차동 출력들을 풀 스윙의 차동 출력으로 증폭시키기 위한 것으로서, 풀업회로, 풀다운회로, 전류스위치 및 전하 펌프를 구비하여 구성될 수 있다. 또한, VCO 셀(31~34)의 차동 출력에 각각 연결되며 제어단자에 인에이블신호를 인가받는 두개의 삼상 인버터와 두개의 삼상 인버터의 출력에 크로스 접속된 두개의 인버터를 이용하여 구성될 수도 있다.
도 3을 참조하면, 부하요소의 유효저항값이 바이어스 전압에 따라 변하므로 지연버퍼(31)의 지연값은 바이어스전압(VBP)에 따라 변하게 된다. 이 바이어스전압(VBP)은 위상/주파수 검출기(11), 전하펌프(13) 그리고 루프필터(15)로이루어진 궤환회로에 의해 생성된다. 이러한 부하요소들은 지연과 높은 동적 전압 거부에 대한 만족할 만한 조절이 가능케 한다. VCO(17)의 4개의 지연버퍼(D1~D4)는 2π위상 전이에 고정되어 있다. 따라서, 500 MHz에서 동작하기 위하여, VCO(17)에서의 지연값은 250 ps 에 고정되어 있다. 실제로 VCO 셀(31~34)의 동작 스윙폭이 0 볼트와 기준전압 사이의 폭보다 작으므로 위상/주파수 검출기(11)를 동작시키기 위하여 풀 스윙회로(35~38)가 첨가된 것이다.
입력데이타율의 변동에 대처하기 위해 VCO(17)는 클럭주기가 적어도 1.5 ns에서 2.5 ns 에서 변할 수 있도록 설계된다. 시뮬레이션의 결과, VCO(17)의 클럭주기는 약 1.4 ns 에서 2.6 ns(720 MHz ~ 380 MHz)이었다. 바이어스 전압에 따른 VCO(17)의 동작영역 변화는 도 5에 도시된 바와 같다.
도 6은 도 1에 도시된 위상/주파수 검출기(11)에서 연속적으로 두개의 입력신호를 받아 비교하는 배타논리합게이트(XOR1,XOR2)의 세부회로도로서, 4개의 인버터와 2개의 트랜스미션 게이트로 이루어진다.
도 6을 참조하면, 이러한 배타논리합게이트(XOR1,XOR2)는 입력신호의 크기에 제한이 없고, 입력신호간 비교시 데드존(deadzone) 영역이 거의 없다고 할 수 있다. 그러나, 단일 배타논리합게이트로 위상/주파수 검출기(11)가 구현되었을 경우 입력되는 두 신호중 한쪽이 '1'이나 '0'에서 계속 머물 경우, 또는 두 신호의 주기가 같지 않을 경우 잘못된 에러감지신호를 발생하게 된다. 따라서, 이러한 단일 배타논리합게이트는 듀티사이클 보정기와 같은 보정회로를 필요로 하게 된다.
다시 도 1로 돌아가서, 입력된 데이타는 이중에지 트리거 D 플립플롭(19)에서 CLK1과을 이용하여 복원하게 된다. 이와 같이 이중에지 트리거 D 플립플롭(19)을 이용함으로써 복원된 클럭속도는 입력데이타율의 절반으로 될 수 있다. 따라서, 1 GHz의 입력데이타에 대해서 클럭속도는 500 MHz가 된다.
도 7은 도 1에 도시된 이중에지 트리거 D 플립플롭(19)의 세부회로도로서, 병렬로 연결된 두개의 래치에 의해 구성된다.
한편, 본 발명에 따른 클럭 및 데이타 복원회로의 성능을 평가하기 위하여 0.25 μm CMOS 공정 조건하에서 HSPICE로 시뮬레이션하였다.
도 8은 1.0 Gbps의 주기적인 입력데이타 신호에 대하여 회로가 잠김상태(locking state)로 들어가는 것을 보여준다. 여기서, 첫번째 그래프는 조정전압, 두번째는 CLK1 및 CLK3, 세번째는 입력데이타를 각각 나타낸다. VCO(17)는 초기상태로 클럭간 위상차가 250 ps 이고 500 MHz 로 동작하는 것으로 조정하였고 이러한 상태에서 입력데이타가 공급되었다. 이러한 상태에서 회로가 잠김상태로 들어가는 시간은 약 90 ns 이었으며, 이때의 조정전압은 VCO(17)가 500 MHz 로 동작되기 위해 필요한 조정전압과도 같았다. 시뮬레이션 결과 본 발명에 의한 회로는 입력데이타율 변동범위가 800 Mbps 에서 1.2 Gbps 일때에도 제대로 동작하는 것으로 나타났다. 입력데이타율이 800 Mbps 과 1.2 Gbps 일때 각각에 대한 잠김시간(locking time)은 70 ns 에서 130 ns로 나타났다.
도 9는 입력되는 데이타가 랜덤한 형태를 가질때의 회로의 시뮬레이션 결과를 나타낸 것이다. 즉, 첫번째 그래프와 같은 랜덤한 형태의 입력데이타에 대하여 복원된 데이타(두번째 그래프)와 클럭(세번째 그래프)을 각각 도시한 것이다. 시뮬레이션 결과로 볼때 입력데이타가 '1' 또는 '0'인 값이 연속으로 공급되어 데이타 리드신호와 데이타 래그신호가 반복되어 나타나더라도 클럭은 여기에 크게 영향받지 않고 잠김상태에 계속 머무르며, 데이타 또한 손실없이 제대로 복원되는 것으로 나타났다. 시뮬레이션된 본 발명에 의한 회로의 성능은 다음 표 1에 정리된 바와 같다.
| 잠김영역 | 800 Mbps ~ 1.2 Gbps |
| 잠김시간 | 70 ns ~ 130 ns |
| VCO 동작영역 | 380 MHz ~ 720 MHz |
| 전력소모 | 25.52 mW |
상술한 바와 같이 본 발명에 따른 데이타 및 클럭 복원회로에서는 두개의 배타논리합게이트로 구성된 간단한 위상/주파수 검출기를 이용하여 입력데이타의 위상 및 주파수 변동을 동시에 검출함으로써 정확하게 클럭을 복원할 수 있다. 또한, VCO가 입력 데이타율의 절반값에서 동작하므로 소모되는 전력량이 상태회로를 이용한 기존의 클럭복원회로보다 훨씬 낮은 이점이 있다. 또한, 높은 입력 데이타율 예를 들면, 800 Mbps 내지 1.2 Gbps 에서도 양호하게 클럭을 복원해 낼 수 있는 이점이 있다.
Claims (4)
- 데이타 통신시스템에 있어서,복원된 제1 클럭 및 상기 제1 클럭보다 90°의 위상차가 나는 제3 클럭을 이용하여 입력데이타와 클럭간의 위상 및 주파수 에러를 검출하고, 그 결과에 따라 데이타 래그신호와 데이타 리드신호를 발생시키기 위한 위상/주파수 검출기;상기 위상/주파수 검출기에서 출력되는 데이타 래그신호 구간과 데이타 리드신호 구간의 차이에 따라 전하량을 증감시키는 전하펌프;상기 전하펌프의 출력에 대하여 잡음성분을 제거하는 루프필터;상기 루프필터의 출력에 따라서 복원되는 클럭의 주기를 증감시키는 전압제어발진기; 및상기 입력데이타를 상기 전압제어발진기에서 복원되어 출력되는 정의 제1 클럭 및 부의 제1 클럭에 의해 재조정하여 출력하는 이중에지 트리거 D 플립플롭으로 이루어지는 클럭 및 데이타 복원회로.
- 제 1 항에 있어서, 상기 위상/주파수 검출기는일측 입력단에는 입력데이타가, 타측 입력단에는 상기 전압제어발진기에서 출력되는 제1 클럭(CLK1)이 인가되어 데이타 래그신호를 출력하는 제1 배타논리합게이트; 및일측 입력단에는 상기 전압제어발진기에서 출력되는 제1 클럭(CLK1)이, 타측입력단에는 상기 전압제어발진기에서 출력되는 제3 클럭(CLK3)이 인가되어 데이타 리드신호를 출력하는 제2 배타논리합게이트로 이루어지는 클럭 및 데이타 복원회로.
- 제 1 항에 있어서, 상기 전압제어발진기는 직렬로 연결되며 각각 복원된 정의 제1 내지 제4 클럭과 부의 제1 내지 제4 클럭을 출력하는 4개의 지연버퍼로 이루어지며, 각 지연버퍼에서 출력되는 8개의 클럭은 각각 45°의 위상차를 가지는 클럭 및 데이타 복원회로.
- 제 3 항에 있어서, 상기 지연버퍼는 상기 위상/주파수 검출기를 동작시키기 위하여 출력의 스윙폭을 증가시키는 풀 스윙회로를 더 구비하는 클럭 및 데이타 복원회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000044590A KR100355413B1 (ko) | 2000-08-01 | 2000-08-01 | 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000044590A KR100355413B1 (ko) | 2000-08-01 | 2000-08-01 | 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020011219A true KR20020011219A (ko) | 2002-02-08 |
| KR100355413B1 KR100355413B1 (ko) | 2002-10-11 |
Family
ID=19681241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000044590A KR100355413B1 (ko) | 2000-08-01 | 2000-08-01 | 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100355413B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030086107A (ko) * | 2002-05-03 | 2003-11-07 | 학교법인 인하학원 | 고속 클럭 복원회로용 위상검출기 |
| KR100738345B1 (ko) * | 2005-12-14 | 2007-07-12 | 주식회사 대우일렉트로닉스 | 클럭 발생 장치 및 방법 |
| KR100892637B1 (ko) * | 2007-04-13 | 2009-04-09 | 주식회사 하이닉스반도체 | 클럭 분배 회로 및 이를 이용한 인터페이스 장치 |
| US7751521B2 (en) | 2004-11-16 | 2010-07-06 | Electronics And Telecommunications Research Institute | Clock and data recovery apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102127263B1 (ko) * | 2019-12-30 | 2020-07-07 | (주)자람테크놀로지 | 버스트 모드 클럭 및 데이터 복원 성능을 개선한 광수신 장치 및 방법 |
-
2000
- 2000-08-01 KR KR1020000044590A patent/KR100355413B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030086107A (ko) * | 2002-05-03 | 2003-11-07 | 학교법인 인하학원 | 고속 클럭 복원회로용 위상검출기 |
| US7751521B2 (en) | 2004-11-16 | 2010-07-06 | Electronics And Telecommunications Research Institute | Clock and data recovery apparatus |
| KR100738345B1 (ko) * | 2005-12-14 | 2007-07-12 | 주식회사 대우일렉트로닉스 | 클럭 발생 장치 및 방법 |
| KR100892637B1 (ko) * | 2007-04-13 | 2009-04-09 | 주식회사 하이닉스반도체 | 클럭 분배 회로 및 이를 이용한 인터페이스 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100355413B1 (ko) | 2002-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Savoj et al. | A 10-Gb/s CMOS clock and data recovery circuit with a half-rate linear phase detector | |
| US5633899A (en) | Phase locked loop for high speed data capture of a serial data stream | |
| CN100508398C (zh) | 可调整增益曲线的相位检测电路与其方法 | |
| US6914953B2 (en) | Multiphase clock recovery using D-type phase detector | |
| US7330058B2 (en) | Clock and data recovery circuit and method thereof | |
| US7212580B2 (en) | Multi-level signal clock recovery technique | |
| US7764759B2 (en) | Linear sample and hold phase detector for clocking circuits | |
| Soliman et al. | An overview of design techniques for CMOS phase detectors | |
| US6377127B1 (en) | Phase locked loop circuit | |
| Yin et al. | A TDC-less 7 mW 2.5 Gb/s digital CDR with linear loop dynamics and offset-free data recovery | |
| US10396805B2 (en) | Wide capture range reference-less frequency detector | |
| Lee et al. | A 2.5-10-Gb/s CMOS transceiver with alternating edge-sampling phase detection for loop characteristic stabilization | |
| CN109150171B (zh) | 一种高速低抖动的鉴频鉴相器及时钟数据恢复电路 | |
| KR101202084B1 (ko) | 뱅뱅 위상 검출기를 이용한 향상된 지터 특성을 갖는 클록 데이터 복원 회로 | |
| US6819728B2 (en) | Self-correcting multiphase clock recovery | |
| KR100355413B1 (ko) | 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로 | |
| KR101129055B1 (ko) | 비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로 | |
| US7409027B1 (en) | System and method for recovering a clock using a reduced rate linear phase detector and voltage controlled oscillator | |
| KR19990088276A (ko) | 인터리브위상검출기를이용한1000ｍｂ위상피커클럭복구구조 | |
| CN100542037C (zh) | 使用时间周期抑制器的低锁定时间的延迟锁定环 | |
| EP1611582A1 (en) | Track and hold circuit | |
| Kim et al. | Clock and data recovery circuit with two exclusive-OR phase frequency detector | |
| KR100684399B1 (ko) | 입력 신호 듀티비에 무관한 디지털 클럭신호 발생장치 및방법 | |
| WO2004086409A1 (en) | Circuit for use in frequency or phase detector | |
| Yeo et al. | Non-sequential linear CMOS phase detector for CDR applications |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20130816 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140818 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150914 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160602 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |