KR101027699B1 - 반도체 메모리 장치의 전압 트리밍 회로 - Google Patents

반도체 메모리 장치의 전압 트리밍 회로 Download PDF

Info

Publication number
KR101027699B1
KR101027699B1 KR1020100008691A KR20100008691A KR101027699B1 KR 101027699 B1 KR101027699 B1 KR 101027699B1 KR 1020100008691 A KR1020100008691 A KR 1020100008691A KR 20100008691 A KR20100008691 A KR 20100008691A KR 101027699 B1 KR101027699 B1 KR 101027699B1
Authority
KR
South Korea
Prior art keywords
voltage
node
divided
group
voltage level
Prior art date
Application number
KR1020100008691A
Other languages
English (en)
Inventor
진신현
이종천
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100008691A priority Critical patent/KR101027699B1/ko
Priority to US12/839,287 priority patent/US20110187444A1/en
Application granted granted Critical
Publication of KR101027699B1 publication Critical patent/KR101027699B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

본 발명은 제 1 노드와 제 2 노드의 전압 레벨을 선택 결정하고, 상기 제 1 및 2 노드 사이의 전압을 전압 분배하여 제 1 분배 전압 그룹을 생성하는 제 1 분배 전압 그룹 생성부, 상기 제 1 및 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드와 제 4 노드의 전압 레벨을 선택 결정하고, 상기 제 3 및 제 4 노드 사이의 전압을 전압 분배하여 제 2 분배 전압 그룹을 생성하는 제 2 분배 전압 그룹 생성부, 상기 제 1 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 1 기준 전압으로서 출력하는 제 1 스위치 블록, 및 상기 제 2 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 2 기준 전압으로서 출력하는 제 2 스위치 블록을 포함한다.

Description

반도체 메모리 장치의 전압 트리밍 회로{Circuit for Trimming Voltage of a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치의 전압 트리밍 회로에 관한 것이다.
반도체 메모리 장치는 많은 내부 회로로 구성되어 있으며, 각 내부 회로는 구동하기 위한 전압의 요구 레벨이 다를 수 있다. 따라서, 반도체 메모리 장치의 내부 회로가 요구하는 다양한 전압 레벨을 인가시키기 위해서 또는 정확한 전압 레벨의 전압을 생성하기 위해서는 전압 레벨을 조절하는 전압 트리밍 회로가 필요하다.
일반적인 반도체 메모리 장치에서 이용되는 전압 트리밍 회로는 도 1에 도시된 바와 같이, 전압 분배부(10), 및 제 1 내지 제 3 스위치 블록(20~40)을 포함한다.
상기 전압 분배부(10)는 복수개의 저항 소자(Main R1, Main R2, R0~R30)가 직렬로 연결되고, 상기 전압 분배부(10)의 일단에 공급 전압(V_supply)이 인가되며 타단에 접지단(VSS)이 연결된다. 또한, 상기 전압 분배부(10)는 상기 저항 소자(Main R1, Main R2, R0~R30)들이 연결된 노드마다 제 1 내지 제32 분배 전압(V_d<0> ~ V_d<31>)을 생성한다.
상기 제 1 스위치 블록(20)은 상기 제 1 내지 제 24 분배 전압(V_d<0:23>) 중 하나의 분배 전압을 선택하여 제 1 기준 전압(Vref1)으로서 출력한다.
상기 제 2 스위치 블록(30)은 상기 제 5 내지 제 28 분배 전압(V_d<4:27>) 중 하나의 분배 전압을 선택하여 제 2 기준 전압(Vref2)으로서 출력한다.
상기 제 3 스위치 블록(40)은 상기 제 9 내지 제32 분배 전압(V_d<8:31>) 중 하나의 분배 전압을 선택하여 제 3 기준 전압(Vref3)으로서 출력한다.
상기 제 1 내지 제 3 스위치 블록(20~40) 각각은 입력되는 분배 전압과 출력되는 기준 전압만 다를 뿐, 그 내부 구성은 동일하므로 상기 제 1 스위치 블록(20)만을 설명함으로써 나머지 스위치 블록(30, 40)의 설명을 대신한다.
상기 제 1 스위치 블록(20)은 도 2에 도시된 바와 같이, 제 1 내지 제 24 스위치(SW<0>~SW<23>)를 포함하며, 각 스위치(SW<0>~SW<23>)의 입력단은 상기 제 1 내지 제 24 분배 전압(V_d<0>~V_d<23>)을 각각 입력 받고, 각 스위치(SW<0>~SW<23>)의 출력단은 공통 연결되어 상기 제 1 기준 전압(Vref1)을 출력한다.
이와 같이 구성된 일반적인 반도체 메모리 장치에서 이용되는 전압 트리밍 회로는 상기 제 1 내지 제 3 기준 전압(Vref1~Vref3) 각각을 다른 전압 레벨의 범위에서 선택할 수 있다. 예를 들어, 설명하면 상기 제 1 기준 전압(Vref1)은 0.1부터 2.4볼트 사이의 전압 중 하나일 수 있고, 상기 제 2 기준 전압(Vref2)은 0.5부터 2.8볼트 사이의 전압 중 하나일 수 있으며, 상기 제 3 기준 전압(Vref3)은 0.9부터 3.2볼트 사이의 전압 중 하나일 수 있다.
3개의 레벨이 다른 기준 전압을 생성할 수 있고, 각 기준 전압이 24개의 분배 전압 중 하나를 선택할 수 있는 도 1 및 도 2에 도시된 일반적인 전압 트리밍 회로는 3개의 기준 전압을 생성하기 위해 전압 분배부(10)로부터 각 스위치 블록(20~40)에 이르는 72개의 라인(line)과 각 스위치 블록마다 24개의 스위치(switch), 즉 총 72개의 스위치를 포함한다.
이와 같이 일반적인 트리밍 회로는 많은 개수의 라인과 스위치를 포함하므로, 반도체 메모리 장치의 면적 효율을 낮추는 요인으로 작용한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 종래 기술에 비해 스위치 및 저항 소자의 개수를 줄이고도, 더 많은 가지 수의 전압 레벨을 트리밍할 수 있는 반도체 메모리 장치의 전압 트리밍 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 트리밍 회로는 제 1 노드와 제 2 노드의 전압 레벨을 선택 결정하고, 상기 제 1 및 2 노드 사이의 전압을 전압 분배하여 제 1 분배 전압 그룹을 생성하는 제 1 분배 전압 그룹 생성부, 상기 제 1 및 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드와 제 4 노드의 전압 레벨을 선택 결정하고, 상기 제 3 및 제 4 노드 사이의 전압을 전압 분배하여 제 2 분배 전압 그룹을 생성하는 제 2 분배 전압 그룹 생성부, 상기 제 1 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 1 기준 전압으로서 출력하는 제 1 스위치 블록, 및 상기 제 2 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 2 기준 전압으로서 출력하는 제 2 스위치 블록을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 트리밍 회로는 공급 전압을 전압 분배하여 제 1 분배 전압 그룹을 생성하며, 상기 제 1 분배 전압 그룹의 최대 전압 레벨과 최소 전압 레벨을 선택 결정하는 제 1 분배 전압 그룹 생성부, 상기 공급 전압을 전압 분배하여 제 2 분배 전압 그룹을 생성하며, 상기 제 2 분배 전압 그룹의 최대 전압 레벨과 최소 전압 레벨을 선택 결정하는 제 2 분배 전압 그룹 생성부, 상기 제 1 분배 전압 그룹 중 하나의 분배 전압을 선택하여 상기 제 1 기준 전압으로서 출력하는 제 1 스위치 블록, 및 상기 제 2 분배 전압 그룹 중 하나의 분배 전압을 선택하여 상기 제 2 기준 전압으로서 출력하는 제 2 스위치 블록을 포함한다.
본 발명에 따른 반도체 메모리 장치의 전압 트리밍 회로는 종래 기술에 비해 더 많은 가지 수의 전압 레벨을 트리밍할 수 있으면서도, 종래 기술에 비해 스위치 및 저항 소자의 개수가 적어 반도체 메모리 장치의 면적 효율을 높이고 반도체 메모리 장치의 제작 비용을 줄일 수 있는 효과가 있다.
도 1은 일반적인 반도체 메모리 장치의 전압 트리밍 회로를 개시하기 위한 도면,
도 2는 도 1의 제 1 스위치 블록의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 트리밍 회로를 개략적으로 보여주는 블록도,
도 4는 도 3의 제 1 분배 전압 그룹 생성부의 구성도,
도 5는 도 3의 제 1 스위치 블록의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 트리밍 회로는 도 3에 도시된 바와 같이, 제 1 내지 제 3 분배 전압 그룹 생성부(100~300), 및 제 1 내지 제 3 스위치 블록(400~600)을 포함한다.
상기 제 1 분배 전압 그룹 생성부(100)는 공급 전압(V_supply)을 전압 분배하여 제 1 분배 그룹 전압(V_d0<0:7>)을 생성하며, 상기 제 1 분배 그룹 전압(V_d0<0:7>)의 최대 전압 레벨과 최소 전압 레벨을 선택 결정한다. 예를 들어, 상기 제 1 분배 전압 그룹 생성부(100)는 제 1 노드(Node_A)와 제 2 노드(Node_B)의 전압 레벨을 선택 결정하고, 상기 제 1 및 제 2 노드(Node_A, Node_B) 사이의 전압을 전압 분배하여 상기 제 1 분배 전압 그룹(V_d0<0:7>)을 생성한다.
상기 제 1 분배 전압 그룹 생성부(100)는 전압 공급 노드(V_supply)와 접지 전압 노드(VSS) 사이에 직렬 연결된 제 1-1 전압 레벨 선택부(110), 제 1-2 전압 레벨 선택부(120), 및 제 1 분배 전압 생성부(130)를 포함한다. 이때, 상기 공급 전압(V_supply)을 인가 받는 노드를 상기 전압 공급 노드(V_supply)라 하며, 도면 부호는 동일하다.
상기 제 1-1 전압 레벨 선택부(110)는 상기 제 1 노드(Node_A)의 전압 레벨을 선택 결정한다.
상기 제 1-2 전압 레벨 선택부(120)는 상기 제 2 노드(Node_B)의 전압 레벨을 선택 결정한다.
상기 제 1 분배 전압 생성부(130)는 상기 제 1 및 제 2 노드(Node_A, Node_B)의 전압을 전압 분배하여 상기 제 1 분배 전압 그룹(V_d0<0:7>)을 생성한다.
상기 제 2 분배 전압 그룹 생성부(200)는 상기 공급 전압(V_supply)을 전압 분배하여 제 2 분배 그룹 전압(V_d1<0:7>)을 생성하며, 상기 제 2 분배 그룹 전압(V_d1<0:7>)의 최대 전압 레벨과 최소 전압 레벨을 선택 결정한다. 예를 들어, 상기 제 2 분배 전압 그룹 생성부(200)는 제 3 노드(Node_C)와 제 4 노드(Node_D)의 전압 레벨을 선택 결정하고, 상기 제 3 및 제 4 노드(Node_C, Node_D) 사이의 전압을 전압 분배하여 상기 제 2 분배 전압 그룹(V_d1<0:7>)을 생성한다.
상기 제 2 분배 전압 그룹 생성부(200)는 상기 전압 공급 노드(V_supply)와 상기 접지 전압 노드(VSS) 사이에 직렬 연결된 제 2-1 전압 레벨 선택부(210), 제 2-2 전압 레벨 선택부(220), 및 제 2 분배 전압 생성부(230)를 포함한다.
상기 제 2-1 전압 레벨 선택부(210)는 상기 제 3 노드(Node_C)의 전압 레벨을 선택 결정한다.
상기 제 2-2 전압 레벨 선택부(220)는 상기 제 4 노드(Node_D)의 전압 레벨을 선택 결정한다.
상기 제 2 분배 전압 생성부(230)는 상기 제 3 및 제 4 노드(Node_C, Node_D)의 전압을 전압 분배하여 상기 제 2 분배 전압 그룹(V_d1<0:7>)을 생성한다.
상기 제 3 분배 전압 그룹 생성부(300)는 상기 공급 전압(V_supply)을 전압 분배하여 제 3 분배 그룹 전압(V_d2<0:7>)을 생성하며, 상기 제 3 분배 그룹 전압(V_d2<0:7>)의 최대 전압 레벨과 최소 전압 레벨을 선택 결정한다. 예를 들어, 상기 제 3 분배 전압 그룹 생성부(300)는 제 5 노드(Node_E)와 제 6 노드(Node_F)의 전압 레벨을 선택 결정하고, 상기 제 5 및 제 6 노드(Node_E, Node_F) 사이의 전압을 전압 분배하여 상기 제 3 분배 전압 그룹(V_d2<0:7>)을 생성한다.
상기 제 3 분배 전압 그룹 생성부(300)는 상기 전압 공급 노드(V_supply)와 상기 접지 전압 노드(VSS) 사이에 직렬 연결된 제 3-1 전압 레벨 선택부(310), 제 3-2 전압 레벨 선택부(320), 및 제 3 분배 전압 생성부(330)를 포함한다.
상기 제 3-1 전압 레벨 선택부(310)는 상기 제 5 노드(Node_E)의 전압 레벨을 선택 결정한다.
상기 제 3-2 전압 레벨 선택부(320)는 상기 제 6 노드(Node_F)의 전압 레벨을 선택 결정한다.
상기 제 3 분배 전압 생성부(330)는 상기 제 5 및 제 6 노드(Node_E, Node_F)의 전압을 전압 분배하여 상기 제 3 분배 전압 그룹(V_d2<0:7>)을 생성한다. 이때, 상기 제 1 분배 전압 그룹(V_d0<0:7>)의 각 분배 전압(V_d0<i>)은 전압 레벨이 다르다. 상기 제 2 분배 전압 그룹(V_d1<0:7>)의 각 분배 전압(V_d1<j>)은 전압 레벨이 다르다. 상기 제 3 분배 전압 그룹(V_d2<0:7>)의 각 분배 전압(V_d0<k>)은 전압 레벨이 다르다. 또한, 상기 제 1 및 제 2 노드(Node_A, Node_B), 상기 제 3 및 제 4 노드(Node_C, Node_D), 및 상기 제 5 및 제 6 노드(Node_E, Node_F)의 각 전압 레벨은 다를 수 있다.
상기 제 1 스위치 블록(400)은 상기 제 1 분배 전압 그룹(V_d0<0:7>) 중 하나의 분배 전압(V_d0<i>)을 선택하여 제 1 기준 전압(Vref1)으로서 출력한다.
상기 제 2 스위치 블록(500)은 상기 제 2 분배 전압 그룹(V_d1<0:7>) 중 하나의 분배 전압(V_d<j>)을 선택하여 제 2 기준 전압(Vref2)으로서 출력한다.
상기 제 3 스위치 블록(600)은 상기 제 3 분배 전압 그룹(V_d2<0:7>) 중 하나의 분배 전압(V_d<k>)을 선택하여 제 3 기준 전압(Vref3)으로서 출력한다.
상기 제 1 내지 제 3 분배 전압 그룹 생성부(100~300)는 출력되는 분배 전압 그룹이 다를 뿐, 그 내부 구성은 동일하므로 상기 제 1 분배 전압 그룹(100)의 구성 설명으로 상기 제 2 및 제 3 분배 전압 그룹 생성부(200~300)의 구성 설명을 대신한다.
상기 제 1 분배 전압 그룹 생성부(100)는 도 4에 도시된 바와 같이, 상기 전압 공급 노드(V_supply)와 상기 제 1 노드(Node_A) 사이에 연결된 상기 제 1-1 전압 레벨 선택부(110), 상기 접지 노드(VSS)와 상기 제 2 노드(Node_B) 사이에 연결된 상기 제 1-2 전압 레벨 선택부(120), 및 상기 제 1 및 제 2 노드(Node_A, Node_B) 사이에 연결된 상기 제 1 분배 전압 생성부(130)를 포함한다.
상기 제 1-1 전압 레벨 선택부(110)는 제 1 내지 제 3 저항 소자(Main R1, R1, R2), 및 제 1 및 제 2 스위치(SW1, SW2)를 포함한다. 상기 제 1 내지 제 3 저항 소자(Main R1, R1, R2)는 상기 전압 공급 노드(V_supply)와 상기 제 1 노드(Node_A) 사이에 직렬로 연결된다. 상기 제 1 스위치(SW1)는 상기 제 2 저항 소자(R1)의 양단에 연결된다. 상기 제 2 스위치(SW2)는 상기 제 3 저항 소자(R2)의 양단에 연결된다.
상기 제 1-2 전압 레벨 선택부(120)는 제 4 내지 제 6 저항 소자(R3, R4, Main R2), 및 제 3 및 제 4 스위치(SW3, SW4)를 포함한다. 상기 제 4 내지 제 6 저항 소자(R3, R4, Main R2)는 상기 제 2 노드(Node_B)와 상기 접지 전압 노드(VSS) 사이에 직렬로 연결된다. 상기 제 3 스위치(SW3)는 상기 제 4 저항 소자(R3)의 양단에 연결된다. 상기 제 4 스위치(SW4)는 상기 제 5 저항 소자(R4)의 양단에 연결된다.
상기 제 1 분배 전압 생성부(130)는 상기 제 7 내지 제 13 저항 소자(R5~R11)를 포함한다. 상기 제 7 내지 제 14 저항 소자(R5~R14)는 상기 제 1 및 제 2 노드(Node_A, Node_B) 사이에 직렬로 연결된다. 이때, 상기 제 7 내지 제 13 저항 소자(R5~R11)의 각 일단에서 상기 제 1 분배 전압 그룹(V_d<0:7>)을 출력한다.
상기 제 1 내지 제 3 스위치 블록(400~600) 각각은 입력되는 분배 전압 그룹과 출력되는 기준 전압만 다를 뿐, 그 내부 구성은 동일하므로 상기 제 1 스위치 블록(400)만을 설명함으로써 나머지 스위치 블록(500, 600)의 설명을 대신한다.
상기 제 1 스위치 블록(400)은 도 5에 도시된 바와 같이, 제 5 내지 제 12 스위치(SW<0>~SW<7>)를 포함하며, 각 스위치(SW<0>~SW<7>)의 입력단은 상기 제 1 분배 전압 그룹(V_d<0:7>) 중 각 분배 전압(V_d<0>, V_d<1>, V_d<2>, V_d<3>, V_d<4>, V_d<5>, V_d<6>, V_d<7>)을 각각 입력 받고, 각 스위치(SW<0>~SW<7>)의 출력단은 공통 연결되어 상기 제 1 기준 전압(Vref1)을 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 트리밍 회로는 다음과 같이 동작한다.
제 1 분배 전압 그룹 생성부(100)의 동작을 도 4를 참조하여 설명함으로써, 동일한 구성을 갖는 제 2 및 제 3 분배 전압 그룹 생성부(200, 300)의 동작 설명을 대신한다.
제 1-1 전압 레벨 선택부(110)의 제 1 스위치(SW1) 또는 제 2 스위치(SW2)의 턴온/턴오프에 따라 상기 제 1-1 전압 레벨 선택부(110)의 저항 레벨이 가변된다.
제 1-2 전압 레벨 선택부(120)의 제 3 스위치(SW3) 또는 제 4 스위치(SW4)의 턴온/턴오프에 따라 상기 제 1-2 전압 레벨 선택부(120)의 저항 레벨이 가변된다.
전압 공급 노드(V_supply)와 접지 전압 노드(VSS) 사이에 상기 제 1-1 전압 레벨 선택부(110), 제 1 분배 전압 생성부(130), 및 상기 제 1-2 전압 레벨 선택부(120)가 직렬로 연결되었고, 상기 제 1 분배 전압 생성부(130)의 저항 레벨은 고정적이다.
따라서, 상기 제 1-1 전압 레벨 선택부(110)의 저항 레벨이 가변되어 제 1 노드(Node_A)의 전압 레벨이 결정되고, 상기 제 1-2 전압 레벨 선택부(120)의 저항 레벨이 가변되어 제 2 노드(Node_B)의 전압 레벨이 결정되면, 상기 제 1 분배 전압 생성부(130)는 상기 제 1 노드(Node_A)와 상기 제 2 노드(Node_B)의 전압을 전압 분배하여 제 1 분배 전압 그룹(V_d0<0:7>)으로서 출력한다.
예들 들면, 상기 제 1 노드(Node_A)의 전압 레벨이 5볼트이고 상기 제 2 노드(Node_B)의 전압 레벨이 1볼트이며, 상기 제 1 분배 전압 그룹(V_d0<0:7>)의 각 분배 전압(V_d<i>)의 전압 레벨 차가 동일하다고 가정한다. 이때, 상기 제 1 분배 전압 그룹(V_d0<0:7>)의 각 분배 전압(V_d<i>)의 전압 레벨을 나열하면 다음과 같다. V_d0<0> = 1.5볼트, V_d0<1> = 2볼트, V_d0<2> = 2.5볼트, V_d0<3> = 3볼트, V_d0<4> = 3.5볼트, V_d0<5> = 4볼트, V_d0<6> = 4.5볼트, V_d0<7> = 5볼트
결국, 상기 제 1 분배 전압 그룹 생성부(100)는 상기 제 1 및 제 2 노드(Node_A, Node_B)의 전압 레벨이 결정되면, 상기 제 1 노드(Node_A)의 전압 레벨이 상기 제 1 분배 전압 그룹(V_d0<0:7>0의 최대 전압 레벨이 되고, 상기 제 2 노드(Node_B)의 전압 레벨은 상기 제 1 분배 전압 그룹(V_d0<0:7>)의 최소 전압 레벨이 된다. 즉, 상기 제 1 분배 전압 그룹(V_d0<0:7>)의 각 분배 전압(V_d0<i>)은 상기 제 1 및 제 2 노드(Node_A, Node_B) 사이의 전압 레벨을 갖는다.
마찬가지로, 상기 제 2 및 제 3 분배 전압 그룹 생성부(200, 300) 또한 제 3 내지 제 6 노드(Node_C, Node_D, Node_E, Node_F)의 전압 레벨이 제 2-1 및 2-2 전압 레벨 선택부(210, 220), 및 제 3-1 및 3-2 전압 레벨 선택부(310, 320)에 의해 결정되면, 결정된 전압 레벨 사이의 제 2 및 제 3 분배 전압 그룹(V_d1<0:7>, V_d2<0:7>)을 생성한다.
제 1 스위치 블록(400)은 도 5에 도시된 스위치(SW<0>~SW<7>) 중 하나가 턴온되어, 상기 제 1 분배 전압 그룹(V_d0<0:7>) 중 하나의 분배 전압(V_d0<i>)을 제 1 기준 전압(Vref1)으로서 출력한다.
또한, 제 2 스위치 블록(500)은 상기 제 2 분배 전압 그룹(V_d1<0:7>) 중 하나의 분배 전압(V_d1<i>)을 제 2 기준 전압(Vref2)으로서 출력하고, 제 3 스위치 블록(600)은 상기 제 3 분배 전압 그룹(V_d2<0:7>) 중 하나의 분배 전압(V_d2<j>)을 제 3 기준 전압(Vref3)으로서 출력한다.
도 1 및 도 2에 도시된 일반적인 전압 트리밍 회로는 제 1 내지 제 3 기준 전압(Vref1~Vref3) 각각을 24가지 레벨로 트리밍할 수 있게 구성되어, 각 24개의 분배 전압(V_d<0:23>, V_d<4:27>, V_d<8:31>) 세트가 제 1 내지 제 3 스위치 블록(20~40)에 입력된다. 따라서, 각 스위치 블록(20~40)에 24개의 분배 전압들(V_d<0:23>, V_d<4:27>, V_d<8:31>)을 전달하는 24개 라인, 총 72개의 라인이 필요하다. 또한 각 스위치 블록(20~40)은 24개의 스위치가 구비되므로 총 72개의 스위치가 필요하다.
하지만, 도 3 내지 도 5에 도시된 본 발명에 따른 전압 트리밍 회로는 제 1 내지 제 3 기준 전압(Vref1~Vref3) 각각을 32가지 레벨로 트리밍할 수 있고, 각 8 개의 분배 전압을 포함하는 제 1 내지 제 3 분배 전압 그룹(V_d0<0:7>, V_d1<0:7>, V_d2<0:7>)이 제 1 내지 제 3 스위치 블록(400~600)에 입력된다. 따라서 각 스위치 블록(400~600)에 8개의 분배 전압들(V_d0<0:7>, V_d1<0:7>, V_d2<0:7>)을 전달하는 8개 라인, 총 24개의 라인이 필요하다. 또한 각 스위치 블록(400~600)은 8개의 스위치가 구비되므로 총 24개의 스위치가 필요하다.
따라서, 본 발명에 따른 반도체 메모리 장치의 전압 트리밍 회로는 종래 기술에 비해 더 많은 가지 수의 전압 레벨을 트리밍할 수 있으면서도, 종래 기술에 비해 스위치 및 저항 소자의 개수가 적어 반도체 메모리 장치의 면적 효율을 높이고 반도체 메모리 장치의 제작 비용을 줄일 수 있는 효과가 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 노드와 제 2 노드의 전압 레벨을 선택 결정하고, 상기 제 1 및 2 노드 사이의 전압을 전압 분배하여 제 1 분배 전압 그룹을 생성하는 제 1 분배 전압 그룹 생성부;
    상기 제 1 및 제 2 노드의 전압 레벨과 다른 전압 레벨을 갖도록 제 3 노드와 제 4 노드의 전압 레벨을 선택 결정하고, 상기 제 3 및 제 4 노드 사이의 전압을 전압 분배하여 제 2 분배 전압 그룹을 생성하는 제 2 분배 전압 그룹 생성부;
    상기 제 1 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 1 기준 전압으로서 출력하는 제 1 스위치 블록; 및
    상기 제 2 분배 전압 그룹 중 하나의 분배 전압을 선택하여 제 2 기준 전압으로서 출력하는 제 2 스위치 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 분배 전압 그룹 각각은
    복수개의 레벨이 다른 분배 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 분배 전압 그룹 생성부는
    공급 전압 노드와 접지 전압 노드 사이에 직렬로 연결된 제 1 전압 레벨 선택부, 분배 전압 생성부, 및 제 2 전압 레벨 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  4. 제 3 항에 있어서,
    상기 제 1 분배 전압 그룹의 상기 제 1 전압 레벨 선택부는
    상기 제 1 노드의 전압 레벨을 선택 결정하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  5. 제 4 항에 있어서,
    상기 제 1 전압 레벨 선택부는
    상기 공급 전압 노드와 상기 제 1 노드 사이에 직렬로 연결된 복수개의 저항 소자, 및
    각 상기 복수개의 저항 소자의 양단에 연결된 스위치를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  6. 제 3 항에 있어서,
    상기 제 1 분배 전압 그룹의 상기 분배 전압 생성부는
    상기 제 1 노드와 상기 제 2 노드 사이에 직렬로 연결된 복수개의 저항 소자를 포함하며,
    각 상기 저항 소자가 연결된 노드마다 각 분배 전압을 생성하여 상기 제 1 분배 전압 그룹으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  7. 제 6 항에 있어서,
    상기 제 1 스위치 블록은
    복수개의 스위치를 포함하며,
    상기 복수개의 스위치의 각 입력단은 상기 각 분배 전압을 입력 받고, 상기 복수개의 스위치의 각 출력단은 공통 연결되며, 상기 출력단이 공통 연결된 노드에서 상기 제 1 기준 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  8. 제 3 항에 잇어서,
    상기 제 1 분배 전압 그룹 생성부의 상기 제 2 전압 레벨 선택부는
    상기 제 2 노드의 전압 레벨을 선택 결정하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  9. 제 8 항에 있어서,
    상기 제 2 전압 레벨 선택부는
    상기 접지 전압 노드와 상기 제 2 노드 사이에 직렬로 연결된 복수개의 저항 소자, 및
    각 상기 복수개의 저항 소자의 양단에 연결된 스위치를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  10. 제 3 항에 있어서,
    상기 제 2 분배 전압 그룹의 상기 제 1 전압 레벨 선택부는
    상기 제 3 노드의 전압 레벨을 선택 결정하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  11. 제 10 항에 있어서,
    상기 제 1 전압 레벨 선택부는
    상기 공급 전압 노드와 상기 제 3 노드 사이에 직렬로 연결된 복수개의 저항 소자, 및
    각 상기 복수개의 저항 소자의 양단에 연결된 스위치를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  12. 제 3 항에 있어서,
    상기 제 2 분배 전압 그룹 생성부의 상기 분배 전압 생성부는
    상기 제 3 노드와 상기 제 4 노드 사이에 직렬로 연결된 복수개의 저항 소자를 포함하며,
    각 상기 저항 소자가 연결된 노드마다 각 분배 전압을 생성하여 상기 제 2 분배 전압 그룹으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  13. 제 3 항에 잇어서,
    상기 제 2 분배 전압 그룹 생성부의 상기 제 2 전압 레벨 선택부는
    상기 제 4 노드의 전압 레벨을 선택 결정하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  14. 제 13 항에 있어서,
    상기 제 2 전압 레벨 선택부는
    상기 접지 전압 노드와 상기 제 4 노드 사이에 직렬로 연결된 복수개의 저항 소자, 및
    각 상기 복수개의 저항 소자의 양단에 연결된 스위치를 복수개 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  15. 제 14 항에 있어서,
    상기 제 2 스위치 블록은
    복수개의 스위치를 포함하며,
    상기 복수개의 스위치의 각 입력단은 상기 각 분배 전압을 입력 받고, 상기 복수개의 스위치의 각 출력단은 공통 연결되며, 상기 출력단이 공통 연결된 노드에서 상기 제 2 기준 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  16. 공급 전압을 전압 분배하여 제 1 분배 전압 그룹을 생성하며, 상기 제 1 분배 전압 그룹의 최대 전압 레벨과 최소 전압 레벨을 선택 결정하는 제 1 분배 전압 그룹 생성부;
    상기 공급 전압을 전압 분배하여 제 2 분배 전압 그룹을 생성하며, 상기 제 2 분배 전압 그룹의 최대 전압 레벨과 최소 전압 레벨을 선택 결정하는 제 2 분배 전압 그룹 생성부;
    상기 제 1 분배 전압 그룹 중 하나의 분배 전압을 선택하여 상기 제 1 기준 전압으로서 출력하는 제 1 스위치 블록; 및
    상기 제 2 분배 전압 그룹 중 하나의 분배 전압을 선택하여 상기 제 2 기준 전압으로서 출력하는 제 2 스위치 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 분배 전압 그룹 각각은
    전압 레벨이 다른 복수개의 상기 분배 전압을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 분배 전압 그룹 생성부 각각은
    제 1 노드와 제 2 노드 사이에 직렬로 연결된 복수개의 저항 소자를 포함하며, 각 상기 저항 소자의 일단에서 각각의 상기 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 분배 전압 그룹 생성부 각각은
    상기 제 1 노드의 전압 레벨을 선택 결정하는 제 1 전압 레벨 선택부, 및
    상기 제 2 노드의 전압 레벨을 선택 결정하는 제 2 전압 레벨 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 트리밍 회로.
KR1020100008691A 2010-01-29 2010-01-29 반도체 메모리 장치의 전압 트리밍 회로 KR101027699B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100008691A KR101027699B1 (ko) 2010-01-29 2010-01-29 반도체 메모리 장치의 전압 트리밍 회로
US12/839,287 US20110187444A1 (en) 2010-01-29 2010-07-19 Voltage trimming circuit of semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100008691A KR101027699B1 (ko) 2010-01-29 2010-01-29 반도체 메모리 장치의 전압 트리밍 회로

Publications (1)

Publication Number Publication Date
KR101027699B1 true KR101027699B1 (ko) 2011-04-12

Family

ID=44049761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100008691A KR101027699B1 (ko) 2010-01-29 2010-01-29 반도체 메모리 장치의 전압 트리밍 회로

Country Status (2)

Country Link
US (1) US20110187444A1 (ko)
KR (1) KR101027699B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027141A (ja) * 2012-07-27 2014-02-06 Ricoh Co Ltd トリミング回路及びトリミング方法、並びに電源装置、
KR20160148937A (ko) * 2015-06-17 2016-12-27 에스케이하이닉스 주식회사 반도체 장치의 기준전압 발생 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070079111A (ko) * 2006-02-01 2007-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 기준 전압 생성 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808576A (en) * 1997-02-24 1998-09-15 Texas Instruments Incorporated Resistor string digital-to-analog converter
KR100284296B1 (ko) * 1999-04-13 2001-03-02 김영환 내부전원 발생회로
US6384762B2 (en) * 2000-01-26 2002-05-07 Microchip Technology Incorporated Digitally switched impedance having improved linearity and settling time
US6522193B2 (en) * 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
US6744244B2 (en) * 2002-04-01 2004-06-01 Winbond Electronics Corporation Variable impedance network with coarse and fine controls
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
US7012555B2 (en) * 2003-09-10 2006-03-14 Catalyst Semiconductor, Inc. Digital potentiometer including at least one bulk impedance device
JP4376076B2 (ja) * 2004-01-30 2009-12-02 富士通マイクロエレクトロニクス株式会社 Ｄ／ａ変換器および半導体装置
KR100728950B1 (ko) * 2004-03-11 2007-06-15 주식회사 하이닉스반도체 내부전압 발생장치
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
US7042380B2 (en) * 2004-06-02 2006-05-09 Catalyst Semiconductor, Inc. Digital potentiometer with resistor binary weighting decoding
KR100623614B1 (ko) * 2004-10-29 2006-09-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 내부전원 발생기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070079111A (ko) * 2006-02-01 2007-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 기준 전압 생성 회로

Also Published As

Publication number Publication date
US20110187444A1 (en) 2011-08-04

Similar Documents

Publication Publication Date Title
KR101083682B1 (ko) 반도체 장치
US7489181B2 (en) Circuit which can be programmed using a resistor and which has a reference current source
TWI576851B (zh) 多重調節器電路及包含其之積體電路
JP5431396B2 (ja) 定電圧電源回路
US20080067996A1 (en) Reference current generator adjustable by a variable current source
KR101892827B1 (ko) 온도 보상 기능을 갖는 전압 생성 회로
KR101027699B1 (ko) 반도체 메모리 장치의 전압 트리밍 회로
KR102537826B1 (ko) 전원 공급 장치 및 이를 포함하는 테스트 시스템
KR20140023749A (ko) 반도체 장치의 기준 전압 발생 회로
JP5628951B2 (ja) 定電圧生成回路及び定電圧生成方法
KR101803464B1 (ko) 다수 판정 회로
CN103135644B (zh) 起始电压产生电路和起始电压产生的方法
CN116865395A (zh) 一种过压检测电路及电池保护芯片
KR101069713B1 (ko) 반도체 메모리 장치의 전압 트리밍 회로 및 방법
CN112740050A (zh) 可编程时分多路复用比较器
US20090167280A1 (en) Voltage Generating Circuit
JP2015089083A (ja) 可変電圧出力回路及び可変電圧出力装置
TW201710822A (zh) 參考電壓產生器及其操作方法
KR101026381B1 (ko) 기준전압 발생회로
JP4400145B2 (ja) 電源装置
JP2019054433A (ja) 測定電圧出力装置
CN112996182B (zh) 一种光源驱动电路
JP2018120799A (ja) 半導体装置、リレーシステム、テストシステム及びリレーの駆動方法
KR101163036B1 (ko) 반도체 메모리 장치의 전압 트리밍 회로 및 방법
JP2011179847A (ja) テスト回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee