KR20040011835A - 향상된 테스트 모드를 갖는 반도체 메모리 장치 - Google Patents
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Abstract
Description
Claims (19)
- 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와;외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와;상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과;상기 제 2 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 공급 라인과; 그리고상기 제 1 및 제 2 내부 전원 전압들이 동작 모드에 따라 상이한 레벨들로 가변되도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;행 어드레스에 응답하여 상기 행들 중 적어도 하나를 선택하는 행 선택 회로와;열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와;상기 선택된 행 및 열들에 배열된 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭 회로와;상기 선택된 행 및 열들에 배열된 메모리 셀들에 데이터를 쓰는 기입 드라이버 회로와;외부 전원 전압을 조절하여 제 1 내부 전원 전압 및 제 2 내부 전원 전압을 발생하는 내부 전압 발생 회로와;상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 공급 라인과;상기 제 2 내부 전원 전압을 상기 행 선택 회로, 상기 열 선택 회로, 상기 감지 증폭 회로, 그리고 상기 기입 드라이버 회로로 각각 전달하는 제 2 전원 공급 라인과; 그리고패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 낮은 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 2 내부 전원 전압이 가변되는 반면에 상기 제 1 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압이 가변되는 반면에 상기 제 2 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압은 서로 상반되게 가변되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 및 제 2 내부 전원 전압들이 동일한 레벨을 갖도록 상기 내부 전압 발생 회로를 제어하되, 상기 제 1 및제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들의 어레이와;상기 어레이에 데이터를 쓰거나 상기 어레이로부터 데이터를 읽는 데이터 기입/독출 회로와;일정한 레벨을 갖는 기준 전압을 발생하는 기준 전압 발생 회로와;상기 기준 전압과 외부 전원 전압을 공급받고, 제 1 제어 코드에 응답하여 제 1의 가변 가능한 기준 전압을 발생하는 제 1 가변 기준 전압 발생 회로와;상기 기준 전압과 상기 외부 전원 전압을 공급받고, 제 2 제어 코드에 응답하여 제 2의 가변 가능한 기준 전압을 발생하는 제 2 가변 기준 전압 발생 회로와;상기 외부 전원 전압을 공급받고, 상기 제 1의 가변 가능한 기준 전압에 응답하여 제 1 내부 전원 전압을 발생하는 제 1 내부 전압 발생 회로와;상기 제 1 내부 전원 전압을 상기 어레이로 전달하는 제 1 전원 라인과;상기 외부 전원 전압을 공급받고, 상기 제 2의 가변 가능한 기준 전압에 응답하여 제 2 내부 전원 전압을 발생하는 제 2 내부 전압 발생 회로와;상기 제 1 내부 전원 전압을 상기 데이터 기입/독출 회로로 전달하는 제 2 전원 라인과; 그리고테스트 정보에 응답하여 상기 제 1 제어 코드와 상기 제 2 제어 코드를 각각 발생하는 제어 회로를 포함하며,패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압이 상기 제 2 내부 전원 전압보다 높게 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 각각 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,상기 패키지/웨이퍼 번인 테스트 동작 모드시, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 비례하여 변화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제어 회로는 상기 제 2 내부 전원 전압이 상기 제 1 내부 전원 전압보다 높게 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시,상기 제 2 내부 전원 전압이 가변되는 반면에 상기 제 1 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압이 가변되는 반면에 상기 제 2 내부 전원 전압은 가변되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 14 항에 있어서,상기 메모리 셀의 스태틱 노이즈 마진을 제어하기 위한 테스트 동작 모드시, 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압은 서로 상반되게 가변되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,정상적인 동작 모드시, 상기 제어 회로는 상기 제 1 내부 전원 전압과 상기 제 2 내부 전원 전압이 동일한 레벨로 설정되도록 상기 제 1 및 제 2 가변 기준 전압 발생 회로들을 제어하기 위한 상기 제 1 및 제 2 제어 코드들을 발생하되, 상기 제 1 및 제 2 내부 전원 전압들은 상기 외부 전압 전압의 변화에 관계없이 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제어 회로로의 테스트 정보 입력은 JTAG 코드, 명령 조합, 또는 정상 동작 모드에서 사용되지 않는 핀을 이용하여 수행되는 것을 특징으로 하는 반도체 메모리 장치.
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