JPS5936360B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5936360B2 JPS5936360B2 JP58195966A JP19596683A JPS5936360B2 JP S5936360 B2 JPS5936360 B2 JP S5936360B2 JP 58195966 A JP58195966 A JP 58195966A JP 19596683 A JP19596683 A JP 19596683A JP S5936360 B2 JPS5936360 B2 JP S5936360B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory cell
- circuit
- operating margin
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本策明は、メモリチップの動作余裕度特に、メモリヤル
の動作余裕度を組立前の検査に於いて容易に測定できる
様にし、動作余裕度の狭いメモリセルを含むチップを摘
出することにより、動作の安定な半導体メモリを得るた
めの回路方式に関する。
の動作余裕度を組立前の検査に於いて容易に測定できる
様にし、動作余裕度の狭いメモリセルを含むチップを摘
出することにより、動作の安定な半導体メモリを得るた
めの回路方式に関する。
従来半導体メモリの回路設計に用いられている手法とし
ては、周辺回路内及びセルアレー内の各部の電位に対し
、それと参照される電位（参照電位）及びそれらの内部
電源電位の設定は、電源電圧及びジャンクション温度の
変化に対し、一定または、等しく変化するように設計さ
れている。
ては、周辺回路内及びセルアレー内の各部の電位に対し
、それと参照される電位（参照電位）及びそれらの内部
電源電位の設定は、電源電圧及びジャンクション温度の
変化に対し、一定または、等しく変化するように設計さ
れている。
この様に設計された半導体メモリは、電源電圧を変化さ
せて、周辺回路及びセルアレーの動作余裕度を測定しよ
うとする場合、単１の電源電圧故、電源電圧の変化に対
し、周辺回路及びセルアレーの各部の電位と参照電位及
び内部電源電位は一定の関係または等しく変化するため
、動作余裕度の測定は容易でない。〔発明の目的〕 本発明の目的は、半導体メモリの機能試験の際に、参照
電位及び内部電源電位を、通常の電源電圧を変化させた
時とは異なる値で変化させる事により、動作の安定度を
容易に検査確認する事を可能にする回路方式を提供する
ことにある。
せて、周辺回路及びセルアレーの動作余裕度を測定しよ
うとする場合、単１の電源電圧故、電源電圧の変化に対
し、周辺回路及びセルアレーの各部の電位と参照電位及
び内部電源電位は一定の関係または等しく変化するため
、動作余裕度の測定は容易でない。〔発明の目的〕 本発明の目的は、半導体メモリの機能試験の際に、参照
電位及び内部電源電位を、通常の電源電圧を変化させた
時とは異なる値で変化させる事により、動作の安定度を
容易に検査確認する事を可能にする回路方式を提供する
ことにある。
第１図はメモリセルの動作余裕度の確認を容易にした本
発明の概念図である。
発明の概念図である。
メモリセルの動作余裕度はメモリセル内の端子２１、２
２の電位と参照電位発生回路２３の出力である参照電位
の動作余裕度と、メモリセルの情報を保持する為の内部
電源電位発生回路２４の出力である内部電源電位の動作
余裕度によつて定まる。従来は電源供給用の端子２５、
２６が接続されメモリセルおよび周辺回路に用いられる
電源電圧と共用して用いられているため、電源供給用の
端子２７の電源電圧を変化する事により総合動作として
の動作余裕度は確認出来るとしても、メモリセルの情報
保持のための内部電源電位の動作余裕度およびメモリセ
ルの参照電位の動作余裕度をそれぞれ独立に確認するこ
とは不可能である。本発明によれば、端子２５あるいは
端子２６を単独に変化させることにより参照電位の動作
余裕度および内部電源電位の動作余裕度を容易に確認す
ることが可能である。特にメモリセルの情報保持のため
の内部電源電位の動作余裕度を確認する事は、安定した
半導体メモリを得るために、重要であることは言うまで
もない。〔発明の実施例〕 以下端子２５あるいは２６を単独に変化せしめる方法と
し、特に端子２６を単独に変化させる例をＥＣＬ− Ｒ
ＡＭ（ＥｍｉｔｔｅｒＣＯｕｐｌｅｄＬＯｇｉｃ−Ｒａ
ｎｄｍＡｃｃｅｓｓＭｅｗＯｖｙ）で説明する。
２の電位と参照電位発生回路２３の出力である参照電位
の動作余裕度と、メモリセルの情報を保持する為の内部
電源電位発生回路２４の出力である内部電源電位の動作
余裕度によつて定まる。従来は電源供給用の端子２５、
２６が接続されメモリセルおよび周辺回路に用いられる
電源電圧と共用して用いられているため、電源供給用の
端子２７の電源電圧を変化する事により総合動作として
の動作余裕度は確認出来るとしても、メモリセルの情報
保持のための内部電源電位の動作余裕度およびメモリセ
ルの参照電位の動作余裕度をそれぞれ独立に確認するこ
とは不可能である。本発明によれば、端子２５あるいは
端子２６を単独に変化させることにより参照電位の動作
余裕度および内部電源電位の動作余裕度を容易に確認す
ることが可能である。特にメモリセルの情報保持のため
の内部電源電位の動作余裕度を確認する事は、安定した
半導体メモリを得るために、重要であることは言うまで
もない。〔発明の実施例〕 以下端子２５あるいは２６を単独に変化せしめる方法と
し、特に端子２６を単独に変化させる例をＥＣＬ− Ｒ
ＡＭ（ＥｍｉｔｔｅｒＣＯｕｐｌｅｄＬＯｇｉｃ−Ｒａ
ｎｄｍＡｃｃｅｓｓＭｅｗＯｖｙ）で説明する。
第２図は、フリツプフロツプ型のメモリセルを用いたセ
ルアレーを示す回路図である。
ルアレーを示す回路図である。
このメモリセルに於いて、記憶情報の保持は、次の様に
して行われる。保持電流は、保持電流供給線１及び２を
介して各メモリセルより流れる。各メモリセルに於いて
は、エミツタが共通接続された１対のトランジスタのベ
ース電位が高いトランジスタのエミツタから保持電流が
流れる。この保持電流により、メモリセルのコレクタ抵
抗３及び４での電位降下により、１対のトランジスタで
形成されたフリツプフロツプの状態は保たれ、記憶情報
の保持がなされる。そしてこの保持電流の発生は、次の
様にして行われる。トランジスタ１０と抵抗１１で構成
した電流源回路と、このトランジスタのベースを駆動す
る内部電源回路１２で定電流源回路を構成している。す
なわち各保持電流供給線に供給する電流ＩＨは、トラン
ジスタの順方向電圧をＶＢＥとし、抵抗１１の抵抗値を
Ｒ１ｌとすると次式で求められる。このためＩＨは、内
部電源回路に端子１３から供給される電源電圧には依存
しない。
して行われる。保持電流は、保持電流供給線１及び２を
介して各メモリセルより流れる。各メモリセルに於いて
は、エミツタが共通接続された１対のトランジスタのベ
ース電位が高いトランジスタのエミツタから保持電流が
流れる。この保持電流により、メモリセルのコレクタ抵
抗３及び４での電位降下により、１対のトランジスタで
形成されたフリツプフロツプの状態は保たれ、記憶情報
の保持がなされる。そしてこの保持電流の発生は、次の
様にして行われる。トランジスタ１０と抵抗１１で構成
した電流源回路と、このトランジスタのベースを駆動す
る内部電源回路１２で定電流源回路を構成している。す
なわち各保持電流供給線に供給する電流ＩＨは、トラン
ジスタの順方向電圧をＶＢＥとし、抵抗１１の抵抗値を
Ｒ１ｌとすると次式で求められる。このためＩＨは、内
部電源回路に端子１３から供給される電源電圧には依存
しない。
一方この図の様なフリツプフロツプ型のメモリセルに於
いて、メモリセルの動作余裕度は、各メモリセルから流
れる保持電流依存性が大きい。しかし上述の様に電源電
圧を変えても保持電流を変化させることは不可能である
。そこで、本発明を適用した実施例を第３図に示す。
いて、メモリセルの動作余裕度は、各メモリセルから流
れる保持電流依存性が大きい。しかし上述の様に電源電
圧を変えても保持電流を変化させることは不可能である
。そこで、本発明を適用した実施例を第３図に示す。
第３図は、第２図の保持電流発生回路のみを示したもの
であり、電源電圧端子１３が内部電源回れている事に特
徴がある。
であり、電源電圧端子１３が内部電源回れている事に特
徴がある。
この様に分離された電源電圧端子に電圧を印加した時、
すなわち端子１５よりも△ＶＥＥだけ絶対値の小さい電
源電圧を端子１４に印加した時、電流ＩＨは次式で求め
られる。
すなわち端子１５よりも△ＶＥＥだけ絶対値の小さい電
源電圧を端子１４に印加した時、電流ＩＨは次式で求め
られる。
この様に電源端子を分離することにより、保持電流供給
線を流れる電流ＩＨは、電源電圧を変える事で増減する
ことが可能となる。
線を流れる電流ＩＨは、電源電圧を変える事で増減する
ことが可能となる。
本実施例によればすなわち、組立前のプローブ検査に於
いて、第４図に示す如くパツド１７にパツド１８よりも
低い電圧を印加する事が可能となり、メモリセルの動作
余裕度の狭いメモリセルを摘出し、それを含むチツプを
不良品として排除することが可能になる。パツド１９は
同−ＬＳＩの他の信号用でありパツド３０は、もう１つ
の電源電圧通常なＧＲＤレベル用のパツドである。更に
周辺回路３１は、パツド１８の電源電圧で駆動するもの
として示している。第５図は上記プローブ検査を経た後
、パツケージ等に組み立てる時の組立方法を示したもの
である。
いて、第４図に示す如くパツド１７にパツド１８よりも
低い電圧を印加する事が可能となり、メモリセルの動作
余裕度の狭いメモリセルを摘出し、それを含むチツプを
不良品として排除することが可能になる。パツド１９は
同−ＬＳＩの他の信号用でありパツド３０は、もう１つ
の電源電圧通常なＧＲＤレベル用のパツドである。更に
周辺回路３１は、パツド１８の電源電圧で駆動するもの
として示している。第５図は上記プローブ検査を経た後
、パツケージ等に組み立てる時の組立方法を示したもの
である。
この時はパツケージ上の電源電圧用のパツド３２と、パ
ツドＩＴ及び１８をボンデイングすることにより、従来
品とピンコンパチブルとなり得る。ボンデイング法で示
したがＣＣＢ法で組み立てる際にも同一思想で可能であ
る。以上はメモリセルの動作余裕度を例に述べたが、メ
モリセルの参照電圧発生回路の電源電圧端子と他の電源
電圧ヨ 端子とを分離することで力レットスイッチの動
作 −余裕度の評価が容易になる。更に力レットスイッ
チの動作電流発生回路にも本発明を適用することにより
、力レットスイッチの動作余裕度の評価が容易になる。
〔発明の効果〕 本発明によれば、メモリセルの動作余裕度の測定が、情
報保持電流を変化させることで可能となり、動作余裕度
の狭いメモリセルの摘出が容易となる。
ツドＩＴ及び１８をボンデイングすることにより、従来
品とピンコンパチブルとなり得る。ボンデイング法で示
したがＣＣＢ法で組み立てる際にも同一思想で可能であ
る。以上はメモリセルの動作余裕度を例に述べたが、メ
モリセルの参照電圧発生回路の電源電圧端子と他の電源
電圧ヨ 端子とを分離することで力レットスイッチの動
作 −余裕度の評価が容易になる。更に力レットスイッ
チの動作電流発生回路にも本発明を適用することにより
、力レットスイッチの動作余裕度の評価が容易になる。
〔発明の効果〕 本発明によれば、メモリセルの動作余裕度の測定が、情
報保持電流を変化させることで可能となり、動作余裕度
の狭いメモリセルの摘出が容易となる。
第１図はメモリセルと内部電源回路図、第２図はメモリ
セルアレー回路図、第３図は電流発生回路図、第４図は
第３図の回路にパツドを設けた様子を示す図、第５図は
組立図である。
セルアレー回路図、第３図は電流発生回路図、第４図は
第３図の回路にパツドを設けた様子を示す図、第５図は
組立図である。
Claims (1)
- １ 記憶素子の記憶情報を保持するための電流を発生す
るための電流源回路を駆動する電流源駆動回路とを含む
半導体メモリに於いて、上記電流源駆動回路用の電源供
給用パッドと他の回路用の電源供給用パッドとが分離さ
れている事を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195966A JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195966A JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49034436A Division JPS588079B2 (ja) | 1974-03-29 | 1974-03-29 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998388A JPS5998388A (ja) | 1984-06-06 |
| JPS5936360B2 true JPS5936360B2 (ja) | 1984-09-03 |
Family
ID=16349947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195966A Expired JPS5936360B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-10-21 JP JP58195966A patent/JPS5936360B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5998388A (ja) | 1984-06-06 |
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