JPS6132822B2 - - Google Patents
Info
- Publication number
- JPS6132822B2 JPS6132822B2 JP55170411A JP17041180A JPS6132822B2 JP S6132822 B2 JPS6132822 B2 JP S6132822B2 JP 55170411 A JP55170411 A JP 55170411A JP 17041180 A JP17041180 A JP 17041180A JP S6132822 B2 JPS6132822 B2 JP S6132822B2
- Authority
- JP
- Japan
- Prior art keywords
- pads
- pad
- semiconductor
- lead
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
- H10W70/655—Fan-out layouts
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明はテープ・キヤリア方式によつて製造さ
れる半導体装置（以下、ICと呼称）に関するも
のである。
れる半導体装置（以下、ICと呼称）に関するも
のである。
テープ・キヤリア方式は、例えばポリイミド樹
脂等でできた絶縁性のフレキシブルなフイルム上
に密着して設けられたリード・フレームに半導体
ペレツトの電極を直接に接続（＝ボンデイング）
する組み立て方式である。この方式の特徴は、長
尺状のフイルムに同一のリード・フレームを連続
して形成できるので、半導体ペレツトをリード・
フレームにボンデイングした後は、ICの電気テ
ストが自動的にできることにある。例えば第１図
に示したように、長尺のフイルム（＝テープ）１
の両側に沿つてスプロケツト・ホール２を、中央
部にデバイス・ホール３を開けてリード・フレー
ム４を連続的に形成する。リード５の先端はデバ
イス・ホール３に突出しており、半導体ペレツト
６の電極にボンデイングされている。一方、リー
ドの末端にはバツド７が設けられており、ICの
電気的な特性はここに探針を接触させて測定でき
る。リード・フレームは、このテープ上に等ピツ
チで形成されているので、電気的な測定はスプロ
ケツト・ホールを使つてテープを次々に送ること
により連続して自動的に行なうことができる。
脂等でできた絶縁性のフレキシブルなフイルム上
に密着して設けられたリード・フレームに半導体
ペレツトの電極を直接に接続（＝ボンデイング）
する組み立て方式である。この方式の特徴は、長
尺状のフイルムに同一のリード・フレームを連続
して形成できるので、半導体ペレツトをリード・
フレームにボンデイングした後は、ICの電気テ
ストが自動的にできることにある。例えば第１図
に示したように、長尺のフイルム（＝テープ）１
の両側に沿つてスプロケツト・ホール２を、中央
部にデバイス・ホール３を開けてリード・フレー
ム４を連続的に形成する。リード５の先端はデバ
イス・ホール３に突出しており、半導体ペレツト
６の電極にボンデイングされている。一方、リー
ドの末端にはバツド７が設けられており、ICの
電気的な特性はここに探針を接触させて測定でき
る。リード・フレームは、このテープ上に等ピツ
チで形成されているので、電気的な測定はスプロ
ケツト・ホールを使つてテープを次々に送ること
により連続して自動的に行なうことができる。
パツドには半導体ペレツト上の回路に入力した
り、回路から出力するための信号用のほかに、回
路を駆動するための、電源電圧（Vcc）やリフア
レンス電圧（Vref）、接地（GND）用などがあ
り、これらの回路を駆動するためのパツドには、
他の信号用のパツドに比べて多くの電流が流れる
のが普通である。
り、回路から出力するための信号用のほかに、回
路を駆動するための、電源電圧（Vcc）やリフア
レンス電圧（Vref）、接地（GND）用などがあ
り、これらの回路を駆動するためのパツドには、
他の信号用のパツドに比べて多くの電流が流れる
のが普通である。
しかし、従来は回路を駆動するためのパツドも
信号用のパツドと同じ寸法で形成していたため
に、パツド上に探針を接触させて電気的な特性を
測定する場合に、回路駆動用のパツドにも１本の
探針しか立てられない。このため、パツドと探針
との間での接触抵抗が高くなり、電圧降下や十分
な電流が流れないなどの不都合が生じ、正確な特
性測定ができない欠点があつた。
信号用のパツドと同じ寸法で形成していたため
に、パツド上に探針を接触させて電気的な特性を
測定する場合に、回路駆動用のパツドにも１本の
探針しか立てられない。このため、パツドと探針
との間での接触抵抗が高くなり、電圧降下や十分
な電流が流れないなどの不都合が生じ、正確な特
性測定ができない欠点があつた。
本発明は上記の欠点を解消するためになされた
もので、その特徴とするところは、回路駆動用の
パツドの面積を他の信号用のパツド面積よりも大
きくすることにあり、これによつて回路駆動用の
パツドには複数本のまたは太めの探針を立て、前
述のような電圧降下などの不都合を無くすことを
目的とする。
もので、その特徴とするところは、回路駆動用の
パツドの面積を他の信号用のパツド面積よりも大
きくすることにあり、これによつて回路駆動用の
パツドには複数本のまたは太めの探針を立て、前
述のような電圧降下などの不都合を無くすことを
目的とする。
以下に本発明の実施例を図面に用いて詳細に説
明する。
明する。
第２図は電源電圧（Vcc）供給用パツド７ａ及
び接地（GND）用のパツド７ｂの面積を他の信
号用のパツド７の面積よりも約１倍半大きくした
例で、これによりパツド７ａ及び７ｂに探針を２
本ずつ立てることができ、従つて接触抵抗を半分
にすることができる。また、パツド７ａ及び７ｂ
につながるリードの幅も通常のリードより太めに
してできるだけ導通抵抗を小さくし、電圧降下を
防いでいる。
び接地（GND）用のパツド７ｂの面積を他の信
号用のパツド７の面積よりも約１倍半大きくした
例で、これによりパツド７ａ及び７ｂに探針を２
本ずつ立てることができ、従つて接触抵抗を半分
にすることができる。また、パツド７ａ及び７ｂ
につながるリードの幅も通常のリードより太めに
してできるだけ導通抵抗を小さくし、電圧降下を
防いでいる。
この効果は特にリード数が100を超えるような
多ピンのICに顕蓄である。多ピンになると限ら
れたスペースの中にできるだけ多くのリードをつ
め込むからリードの幅が細くなるのと、パツド数
が多いので半導体ペレツトから遠い位置にパツド
が配置され、リードの長さが長くなることによ
り、導通抵抗が大きくなるためである。
多ピンのICに顕蓄である。多ピンになると限ら
れたスペースの中にできるだけ多くのリードをつ
め込むからリードの幅が細くなるのと、パツド数
が多いので半導体ペレツトから遠い位置にパツド
が配置され、リードの長さが長くなることによ
り、導通抵抗が大きくなるためである。
多ピンのICに適用した例を第３図に示した。
この図例では繁雑を避ける為に、リードは全数を
描いていない。多ピンICの場合、リードは細く
長くなるのでデバイス・ホール３内のリードを支
えるための支持枠８が設けられている。また、テ
ープ１の幅が一定で、デバイス・ホールの寸法が
大きくなるから、リード５及びパツド７を配置す
る為のスペースが狭くなり、従つてリード・フレ
ーム４の１ピツチの大きさが７スプロケツト・ホ
ール分になつている。信号の入出力用以外のパツ
ド７ｃ〜７ｊは大きめに作られており、前述のよ
うに２本以上の探針が立てられるようになつてい
る。
この図例では繁雑を避ける為に、リードは全数を
描いていない。多ピンICの場合、リードは細く
長くなるのでデバイス・ホール３内のリードを支
えるための支持枠８が設けられている。また、テ
ープ１の幅が一定で、デバイス・ホールの寸法が
大きくなるから、リード５及びパツド７を配置す
る為のスペースが狭くなり、従つてリード・フレ
ーム４の１ピツチの大きさが７スプロケツト・ホ
ール分になつている。信号の入出力用以外のパツ
ド７ｃ〜７ｊは大きめに作られており、前述のよ
うに２本以上の探針が立てられるようになつてい
る。
パツドの形状は以上に示した例に限られない。
要は、電流を多くするためや、電圧降下が問題に
なるなどのパツドに、太めの探針や２本以上の探
針が立てられる形状であればよい。
要は、電流を多くするためや、電圧降下が問題に
なるなどのパツドに、太めの探針や２本以上の探
針が立てられる形状であればよい。
以上詳細に説明したように、本発明によれば、
探針をパツドに接触した時の接触抵抗を小さくす
ることができるようになり、電圧降下の問題や電
流を多く流す問題を解決することができるように
なる。
探針をパツドに接触した時の接触抵抗を小さくす
ることができるようになり、電圧降下の問題や電
流を多く流す問題を解決することができるように
なる。
第１図は従来のテープ・キヤリアを示す平面
図、第２図および第３図はそれぞれ本発明の実施
例を示す平面図である。 尚、図において、１……テープ、２……スプロ
ケツト・ホール、３……デバイス・ホール、４…
…リードフレーム、５……リード、６……半導体
ペレツト、７……パツド、７ａ〜７ｊ……本発明
に関わるパツド、８……支持枠である。
図、第２図および第３図はそれぞれ本発明の実施
例を示す平面図である。 尚、図において、１……テープ、２……スプロ
ケツト・ホール、３……デバイス・ホール、４…
…リードフレーム、５……リード、６……半導体
ペレツト、７……パツド、７ａ〜７ｊ……本発明
に関わるパツド、８……支持枠である。
Claims (1)
- １ 絶縁性のフイルム上に密着して形成されたリ
ード・フレームの外周に、そのリード幅よりも幅
広の単位パツドが複数列ならんで設けられ、且つ
リードの先端には半導体ペレツトが接続されてな
る半導体装置に於いて、前記リードのうち半導体
ペレツトの電源または接地に用いるリードの該先
端は信号等に用いる他のリードの該先端と同じ大
きさをもつて該半導体ペレツトに接続され、該リ
ードのうち該半導体ペレツトの電源または接地に
用いるリードにつながるパツドの面積は前記複数
列にならんだ単位パツドを接続せる態様をもつて
他のパツドの面積よりも大きくなつていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170411A JPS5793559A (en) | 1980-12-03 | 1980-12-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170411A JPS5793559A (en) | 1980-12-03 | 1980-12-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793559A JPS5793559A (en) | 1982-06-10 |
| JPS6132822B2 true JPS6132822B2 (ja) | 1986-07-29 |
Family
ID=15904420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170411A Granted JPS5793559A (en) | 1980-12-03 | 1980-12-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793559A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145356A (en) * | 1981-03-03 | 1982-09-08 | Nec Corp | Semiconductor device |
| DE3680265D1 (de) * | 1985-02-28 | 1991-08-22 | Sony Corp | Halbleiterschaltungsanordnung. |
| US5237201A (en) * | 1989-07-21 | 1993-08-17 | Kabushiki Kaisha Toshiba | TAB type semiconductor device and method of manufacturing the same |
| JPH0521744U (ja) * | 1991-09-07 | 1993-03-23 | コクヨ株式会社 | デイスク用敷物 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2528119A1 (de) * | 1975-06-24 | 1977-01-20 | Siemens Ag | Elektrisch leitendes band |
-
1980
- 1980-12-03 JP JP55170411A patent/JPS5793559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793559A (en) | 1982-06-10 |
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