JPS6365635A - フイルムキヤリアテ−プ搭載集積回路 - Google Patents

フイルムキヤリアテ−プ搭載集積回路

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Publication number
JPS6365635A
JPS6365635A JP61210251A JP21025186A JPS6365635A JP S6365635 A JPS6365635 A JP S6365635A JP 61210251 A JP61210251 A JP 61210251A JP 21025186 A JP21025186 A JP 21025186A JP S6365635 A JPS6365635 A JP S6365635A
Authority
JP
Japan
Prior art keywords
electrode pads
carrier tape
film carrier
chips
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61210251A
Other languages
English (en)
Inventor
Kimio Meguro
目黒　喜美男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61210251A priority Critical patent/JPS6365635A/ja
Publication of JPS6365635A publication Critical patent/JPS6365635A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １′産業上の利用分野〕 本発明はフィルムキャリアテープに搭載して供給される
半導体集積回路（ＩＣ）に関する。
〔従来の技術〕
通常、ＩＣの組立工程の自動化およびシステムへの高密
度実装を図るために、’ｒ”ＡＢ（テープオーＩ〜メチ
イツトボンディング）と呼ばれるフィルムキャリアテー
プにＩＣを搭載して供給している。
一方、ＩＣは単位ロフトで製造したものでも特性上の差
があり、これらは特性テストにより性能別にランク分け
して供給することが一般的であるが、ＴＡＢ方式のＩＣ
はテープに搭載後に特性テストが行なわれるため、テー
プへ搭載した状態で性能別ランク表示をする必要がある
。このため、ランク表示をインク類によるマーク付けお
よびパンチ穴により行なっている。
〔発明が解決しようとする問題点〕
しかしながら、このようにランク表示を行なうと、パン
チ穴の場合は光センサーにより穴の有無を判別し、また
インク類によるマーク付けの場□合はマークパターンを
識別する特別の装置が必要になる。
〔問題点を解決するための手段〕
本発明のフィルムキャリアテープ搭載集積回路は、フィ
ルムキャリアテープに搭載された複数の集積回路チップ
のそれぞれに対応して複数の電極パッドを有する導電性
パターンを設け、前記導電性パターンを前記複数の電極
パッドの間で切断し電気的に識別可能にした構成である
。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
本発明の一実施例を示す図を参照すると、フィルムキャ
リアテープ１にリードフレーム４があり、その一端はＩ
Ｃチップ５の電極７に固着されており、かつ他の一端は
特性測定用の電極パッド３となっている。各々のＩＣチ
ップ５の識別用としてリードフレーム製造時、同時に形
成される導電性パターン１２がある。導電性パターン１
２の各々は電極パッド８，９．１０を有しており、特性
測定結果に応じてパンチ穴１１．１３が設けられる。
従って、電極パッド８，９．１０に測定用プローブを当
て導通をチェ・ツクすることにより、各々のＩＣチップ
５のランクの識別ができる。なお、図中の符号２はスプ
ロケートホールを、かつ６は貫通孔を示す。
〔発明の効果〕 以上説明したように本発明によれば、フィルムキャリア
テープに複数の電極パッドを有する導電性パターンを設
け、各々のＩＣチップの性能に応じて複数の電極パッド
間の導電性パターンを切断することにより、各々の電極
パッド間の電気的導通を測定して各々のＩＣチップのラ
ンクを容易に識別することができる。
【図面の簡単な説明】
図は本発明の一実施例を示す構成図である。 １・・・フィルムキャリアテープ、５・・・ＩＣチップ
、８．９．１０・・・電極パッド、１１．１３・・・パ
ンチ穴、１２・・・導電性パターン。

Claims (1)

    【特許請求の範囲】
  1. フィルムキャリアテープに搭載された複数の集積回路チ
    ップのそれぞれに対応して複数の電極パッドを有する導
    電性パターンを設け、前記導電性パターンを前記複数の
    電極パッドの間で切断し電気的に識別可能にしたことを
    特徴とするフィルムキャリアテープ搭載集積回路。
JP61210251A 1986-09-05 1986-09-05 フイルムキヤリアテ−プ搭載集積回路 Pending JPS6365635A (ja)

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JP61210251A JPS6365635A (ja) 1986-09-05 1986-09-05 フイルムキヤリアテ−プ搭載集積回路

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JPS6365635A true JPS6365635A (ja) 1988-03-24

Family

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JP61210251A Pending JPS6365635A (ja) 1986-09-05 1986-09-05 フイルムキヤリアテ−プ搭載集積回路

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JP (1) JPS6365635A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349127A (ja) * 1989-04-13 1991-03-01 Fuji Electric Co Ltd 回路遮断器の付属スイッチ
US5053357A (en) * 1989-12-27 1991-10-01 Motorola, Inc. Method of aligning and mounting an electronic device on a printed circuit board using a flexible substrate having fixed lead arrays thereon

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