JPS62265731A - リ−ドフレ−ム - Google Patents
リ−ドフレ−ムInfo
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- JPS62265731A JPS62265731A JP10980786A JP10980786A JPS62265731A JP S62265731 A JPS62265731 A JP S62265731A JP 10980786 A JP10980786 A JP 10980786A JP 10980786 A JP10980786 A JP 10980786A JP S62265731 A JPS62265731 A JP S62265731A
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- Japan
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- integrated circuit
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テープキャリア方式によって製造される、半
導体集積回路に用いるリードフレームに関する。
導体集積回路に用いるリードフレームに関する。
テープキャリア方式とは、ポリイミド樹脂等の絶縁性の
フレキシブルなフィルム上に密着して設けられた、導電
性のソートを有するリードフレームと、半導体素子に設
けられた突起電極とを直接に熱圧着するアセンブリ一方
式である。このテープキャリア方式は、電子機器の小型
化、薄型化の傾向にある中で、装置実装上重要な方式と
なり、また、電子機器内ての半導体集積回路相互の伝達
遅延時間を減少させる方式として広く用いられている。
フレキシブルなフィルム上に密着して設けられた、導電
性のソートを有するリードフレームと、半導体素子に設
けられた突起電極とを直接に熱圧着するアセンブリ一方
式である。このテープキャリア方式は、電子機器の小型
化、薄型化の傾向にある中で、装置実装上重要な方式と
なり、また、電子機器内ての半導体集積回路相互の伝達
遅延時間を減少させる方式として広く用いられている。
従来のテープキャリア方式用リードフレームは、第3図
の平面図に示すように、均質のテープ状のポリイミド等
の絶縁性フィルム11Fに密着して設けられた銅などの
金属筒からなるリート13を存して金属腐触法および電
気鍍金法等によって形成され、このリート13の半導体
素子15が接続される側はデバイスホール14に突き出
しており、その先端13aに半導体素′f15の突起電
極か熱圧着され、その後このリードの他端+3bに探針
を接触させて半導体素子15の電気的な特性を画定した
り、エーシング川の電圧を印加させるようになっていた
。
の平面図に示すように、均質のテープ状のポリイミド等
の絶縁性フィルム11Fに密着して設けられた銅などの
金属筒からなるリート13を存して金属腐触法および電
気鍍金法等によって形成され、このリート13の半導体
素子15が接続される側はデバイスホール14に突き出
しており、その先端13aに半導体素′f15の突起電
極か熱圧着され、その後このリードの他端+3bに探針
を接触させて半導体素子15の電気的な特性を画定した
り、エーシング川の電圧を印加させるようになっていた
。
半導体集積回路の製造工程中には、アセンブリ一工程終
了後、実際の使用上の初期動作不良となるべき集積回路
の除去を目的としたエージング試験があり、通常このエ
ーシング試験では、集積回路に室温より高い温度を加え
ると同時に、所定の電圧を印加して加速試験を行ってい
る。
了後、実際の使用上の初期動作不良となるべき集積回路
の除去を目的としたエージング試験があり、通常このエ
ーシング試験では、集積回路に室温より高い温度を加え
ると同時に、所定の電圧を印加して加速試験を行ってい
る。
しかしながら、近年高機能化の進んだ半導体集積回路に
おいては、極めて多数のリードを有するため、上述した
従来のリードフレームは、すべてのリード電極に電圧を
印加することが困難であり、充分なエージング試験を行
なえないという欠点がある。
おいては、極めて多数のリードを有するため、上述した
従来のリードフレームは、すべてのリード電極に電圧を
印加することが困難であり、充分なエージング試験を行
なえないという欠点がある。
本発明のリードフレームは、絶縁性フィルム上に、一端
かリードに接続されている金属/iI膜抵抗が設けられ
、少なくとも2つのリードが、そのうちの少なくとも1
つのリードが金属薄膜抵抗を介して接続されている共通
の電極部を有することを特徴とする。
かリードに接続されている金属/iI膜抵抗が設けられ
、少なくとも2つのリードが、そのうちの少なくとも1
つのリードが金属薄膜抵抗を介して接続されている共通
の電極部を有することを特徴とする。
したがって、半導体集積回路のエーシング試験をすると
きには、多数のリートのうち、あるリードには、エージ
ング試験用電源電圧を直接印加し、他のリードには、同
一の電[電圧を薄膜抵抗を介して印加して、過剰?は流
に対して半導体集積回路を保護することにより、能率的
がっ安全にエージング試験を行うことができる。
きには、多数のリートのうち、あるリードには、エージ
ング試験用電源電圧を直接印加し、他のリードには、同
一の電[電圧を薄膜抵抗を介して印加して、過剰?は流
に対して半導体集積回路を保護することにより、能率的
がっ安全にエージング試験を行うことができる。
(実施例〕
次に、本発明の実JJh例について図面を谷ijQ し
て説明する。
て説明する。
第1図は本発明のリードフレームの一実施例の平面図で
ある。
ある。
絶縁性フィルム11上に設けられたリートI3は、ソー
ト先端部11aて゛r、i体素/15の突起電極と熱圧
着され、測定時に使用される測定用端子11bを有し、
さらに金属薄膜抵抗16を介しエージング電源端子17
に接続されている。エージング試験を行う際、電源の1
つの電極がエージング電源端子17へ接続されることに
より、本来電源電圧が印加される電源用リード18へ電
圧か加わると同時に、他の入力信号又は出力信号用のり
−ド13にも電圧が印加される。通常、入力信号、出力
信号端子へは、半導体集積回路を動作させるべき電圧が
直接印加されると、過剰な電流が流れ、半導体素子の破
壊を起こすことがあるので、直列に設けた金属薄膜抵抗
16がその保護の役目を果している。一方、電源から供
給された電流は、電源の他の電極用のエージング電源端
子19側へと流れ出す。
ト先端部11aて゛r、i体素/15の突起電極と熱圧
着され、測定時に使用される測定用端子11bを有し、
さらに金属薄膜抵抗16を介しエージング電源端子17
に接続されている。エージング試験を行う際、電源の1
つの電極がエージング電源端子17へ接続されることに
より、本来電源電圧が印加される電源用リード18へ電
圧か加わると同時に、他の入力信号又は出力信号用のり
−ド13にも電圧が印加される。通常、入力信号、出力
信号端子へは、半導体集積回路を動作させるべき電圧が
直接印加されると、過剰な電流が流れ、半導体素子の破
壊を起こすことがあるので、直列に設けた金属薄膜抵抗
16がその保護の役目を果している。一方、電源から供
給された電流は、電源の他の電極用のエージング電源端
子19側へと流れ出す。
エージング試験終了後、電気的特性を測定するためにエ
ージングitt源端子17は取り除かれる。第2図は、
第1図のリードフレームからエージング電源端子17が
取り除かれたものの平面図である。
ージングitt源端子17は取り除かれる。第2図は、
第1図のリードフレームからエージング電源端子17が
取り除かれたものの平面図である。
エージング試験後、測定機に装着されたフィルムキャリ
アカ式半導体集積回路か測定される前に、順次エージン
グ電源端子17にアイソレーションホール20をあけて
人力信号用および出力信号用リード13か相互に切り雛
されると同時に電源用リード18とも切り趙され、本来
の集積回路の機能を存するか否かを測定することができ
る。
アカ式半導体集積回路か測定される前に、順次エージン
グ電源端子17にアイソレーションホール20をあけて
人力信号用および出力信号用リード13か相互に切り雛
されると同時に電源用リード18とも切り趙され、本来
の集積回路の機能を存するか否かを測定することができ
る。
以上説明したように本発明は、フィルムキャリア方式の
半導体集積回路にエーシング電源端子と、半導体素子を
過剰電流から保護するための金属薄膜抵抗を設けること
により、エーシング試験において、多数の人力信号用お
よび出力信号用端子すへてに電源を容易に印加すること
が可能となり、初期動作不良となる集積回路の効果的な
スクリーニングを得ることができる効果がある。
半導体集積回路にエーシング電源端子と、半導体素子を
過剰電流から保護するための金属薄膜抵抗を設けること
により、エーシング試験において、多数の人力信号用お
よび出力信号用端子すへてに電源を容易に印加すること
が可能となり、初期動作不良となる集積回路の効果的な
スクリーニングを得ることができる効果がある。
第1図は本発明のリードフレームの一実施例の平面図、
第2図は第1図のリードフレームがらエージング電源端
子17が取り除かれたものの平面図、第3図はリードフ
レームの従来例の平面図である。 ++・・・絶縁性フィルム、 13・・・リード13
a・・・リード先端部、 +3b・・・測定用端子、!
5・・・半導体素子、 lli・・・金属薄I+4
11抵抗、17、19・・・エージング電fl端子、1
8・・・電源用リード、 20・・・アイソレーションホール。
第2図は第1図のリードフレームがらエージング電源端
子17が取り除かれたものの平面図、第3図はリードフ
レームの従来例の平面図である。 ++・・・絶縁性フィルム、 13・・・リード13
a・・・リード先端部、 +3b・・・測定用端子、!
5・・・半導体素子、 lli・・・金属薄I+4
11抵抗、17、19・・・エージング電fl端子、1
8・・・電源用リード、 20・・・アイソレーションホール。
Claims (1)
- 【特許請求の範囲】 電極用リードがテープ状の絶縁性フィルム上に密着して
設けられた、テープキャリア方式に用いるリードフレー
ムにおいて、 絶縁性フィルム上に、一端がリードに接続されている金
属薄膜抵抗が設けられ、 少なくとも2つのリードが、そのうちの少なくとも1つ
のリードが前記金属薄膜抵抗を介して接続されている共
通の電極部を有することを特徴とするリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10980786A JPS62265731A (ja) | 1986-05-13 | 1986-05-13 | リ−ドフレ−ム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10980786A JPS62265731A (ja) | 1986-05-13 | 1986-05-13 | リ−ドフレ−ム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62265731A true JPS62265731A (ja) | 1987-11-18 |
JPH053740B2 JPH053740B2 (ja) | 1993-01-18 |
Family
ID=14519702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10980786A Granted JPS62265731A (ja) | 1986-05-13 | 1986-05-13 | リ−ドフレ−ム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62265731A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02135793A (ja) * | 1988-11-16 | 1990-05-24 | Ibiden Co Ltd | 厚膜素子を有するフィルムキャリアの製造方法 |
US5239191A (en) * | 1990-01-19 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor wafer |
-
1986
- 1986-05-13 JP JP10980786A patent/JPS62265731A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02135793A (ja) * | 1988-11-16 | 1990-05-24 | Ibiden Co Ltd | 厚膜素子を有するフィルムキャリアの製造方法 |
US5239191A (en) * | 1990-01-19 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor wafer |
Also Published As
Publication number | Publication date |
---|---|
JPH053740B2 (ja) | 1993-01-18 |
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