JPH0240931A - 混成集積回路装置の製造方法 - Google Patents
混成集積回路装置の製造方法Info
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- JPH0240931A JPH0240931A JP19084788A JP19084788A JPH0240931A JP H0240931 A JPH0240931 A JP H0240931A JP 19084788 A JP19084788 A JP 19084788A JP 19084788 A JP19084788 A JP 19084788A JP H0240931 A JPH0240931 A JP H0240931A
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Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、リードフレームを用いた混成集積回路装置の
製造方法に関する。
製造方法に関する。
［従来の技術］
混成集積回路装置に含まれている半導体素子の潜在的不
良を識別するために、バーンイン又は高温放置試験と呼
ばれるスクリーニング方法が用いられている。このバー
ンイン工程は、混成集積回路装置を高温（例えば６５〜
１２５℃）条件下（こおいて一部の端子間に直流電圧を
印加した状態を所定時間（例えば２４〜９６時間）保持
した後、動作試験を行う、バーンイン工程を設けると半
導体素子の不良が加速増大され、潜在的不良原因を有す
る半導体素子は破壊に至る。このため信顆性の良い混成
集積回路装置のみを抽出することが可能になる。
良を識別するために、バーンイン又は高温放置試験と呼
ばれるスクリーニング方法が用いられている。このバー
ンイン工程は、混成集積回路装置を高温（例えば６５〜
１２５℃）条件下（こおいて一部の端子間に直流電圧を
印加した状態を所定時間（例えば２４〜９６時間）保持
した後、動作試験を行う、バーンイン工程を設けると半
導体素子の不良が加速増大され、潜在的不良原因を有す
る半導体素子は破壊に至る。このため信顆性の良い混成
集積回路装置のみを抽出することが可能になる。
［発明が解決しようとする課Ｍ］
ところで、従来はバーンイン工程における直流電圧印加
はリードフレームから切り離された混成集積回路装置の
外部接続用リードをコネクタに差し込むことによって行
った。このため、直流印加を能率的に行うことが困難で
あるばかりでなく、コネクタに対する着脱作業中に外部
接続用リードに曲りが発生し、不良になることがあった
。
はリードフレームから切り離された混成集積回路装置の
外部接続用リードをコネクタに差し込むことによって行
った。このため、直流印加を能率的に行うことが困難で
あるばかりでなく、コネクタに対する着脱作業中に外部
接続用リードに曲りが発生し、不良になることがあった
。
そこで、本発明の目的は、外部接続用リードの曲りの発
生を低減することができる混成集積回路装置、の製造方
法を提供することである。
生を低減することができる混成集積回路装置、の製造方
法を提供することである。
［課題を解決するための手段］
上記目的を達成するための本発明は、混成集積回路基板
装置と複数のリードがタイバーにより連結されているリ
ードフレームとの組立体を形成する工程と、前記複数の
リードの内の一部のリードのみを前記タイバーから切り
離す工程と、前記切り離されたリードと前記タイバーと
の間に電圧を印加する工程と、前記電圧の印加後に前記
タイバーから残りのリードを切り離す工程とを備えてい
る混成集積回路装置の製造方法に係わるものである。
装置と複数のリードがタイバーにより連結されているリ
ードフレームとの組立体を形成する工程と、前記複数の
リードの内の一部のリードのみを前記タイバーから切り
離す工程と、前記切り離されたリードと前記タイバーと
の間に電圧を印加する工程と、前記電圧の印加後に前記
タイバーから残りのリードを切り離す工程とを備えてい
る混成集積回路装置の製造方法に係わるものである。
［作用］
上記発明では、リードフレームのタイバーからリードの
全部を切り離さないでバーンイン工程において要求され
るリードのみをタイバーから切り離して電圧を印加する
。このため、リードフレームの状態で電圧が印加される
ことになり、リードの曲りの発生を抑えることができる
。
全部を切り離さないでバーンイン工程において要求され
るリードのみをタイバーから切り離して電圧を印加する
。このため、リードフレームの状態で電圧が印加される
ことになり、リードの曲りの発生を抑えることができる
。
［実施例］
次に、第１図〜第４図を参照して本発明の実施例に係わ
る混成集積回路装置の製造方法を説明する。
る混成集積回路装置の製造方法を説明する。
まず、第１図に示す混成集積回路基板装置１を作製する
。この混成集積回路基板装置ＦＩは、アルミナ基板から
成る絶縁基板２に配線導体（図示せず）、厚膜抵抗＃（
図示せず）等を形成した後に部品ランドに半導体素子等
の電子部品３を搭載し、リフロー半田付けしたものであ
る。
。この混成集積回路基板装置ＦＩは、アルミナ基板から
成る絶縁基板２に配線導体（図示せず）、厚膜抵抗＃（
図示せず）等を形成した後に部品ランドに半導体素子等
の電子部品３を搭載し、リフロー半田付けしたものであ
る。
次に、絶縁基板２上のリードランド（図示せず）にリー
ドフレーム４のリード５を固着する。このリード５の接
続は、リード５の先端のクリップ部を絶縁基板２のリー
ドランド部分に嵌合させ、リードランドに半田付けする
ことによって達成する。
ドフレーム４のリード５を固着する。このリード５の接
続は、リード５の先端のクリップ部を絶縁基板２のリー
ドランド部分に嵌合させ、リードランドに半田付けする
ことによって達成する。
リードフレーム４は複数のり−ド５とこれ等を相互に連
結するタイバー（連結体）６とから成り、複数個の混成
集積回路基板装置１に対応するリードを有する。なお、
第１図では各混成集積回路基板装置において２本のリー
ド５ａ、５ｂがタイバー６から切り離されているが、混
成集積回路基板装置とリードフレームとの組立体を形成
する際には、全部のリードがタイバー６に連結されてい
る。
結するタイバー（連結体）６とから成り、複数個の混成
集積回路基板装置１に対応するリードを有する。なお、
第１図では各混成集積回路基板装置において２本のリー
ド５ａ、５ｂがタイバー６から切り離されているが、混
成集積回路基板装置とリードフレームとの組立体を形成
する際には、全部のリードがタイバー６に連結されてい
る。
次に、リード５の大部分及びタイバー６を除いて各混成
集積回路基板装置１の外周面に絶縁塗料（例えばエポキ
シ樹脂）を塗布して保護被覆７を形成する。
集積回路基板装置１の外周面に絶縁塗料（例えばエポキ
シ樹脂）を塗布して保護被覆７を形成する。
次に、第１図に示すように複数本のリード５の内の一部
のり−ド５ａ、５ｂをタイバー６から切り離す。即ちバ
ーンイン工程で電圧印加するリード５ａ、５ｂのみをタ
イバー６から切り離す。
のり−ド５ａ、５ｂをタイバー６から切り離す。即ちバ
ーンイン工程で電圧印加するリード５ａ、５ｂのみをタ
イバー６から切り離す。
次に、第２図に示す電圧印加装置を用意する。
この電圧印加装置は、１個の混成集積回路装置に対して
２個の電圧印加端子８．９を有し、更に共通端子１０を
有する。各電圧印加端子８．９と共通端子１０との間に
は直流電源１１．１２が接続されている。各電圧印加端
子８．９は絶縁体から成るリードフレーム支持体１３に
バネ性を有して接している。共通端子１゛０はリードフ
レーム４のタイバー６を支持体１３に押圧するためのバ
ネ性押圧部１０ａを有する。また、電圧印加に直接に関
係しないタイバー押圧体１４が共通端子１０の反対側に
設けられている。
２個の電圧印加端子８．９を有し、更に共通端子１０を
有する。各電圧印加端子８．９と共通端子１０との間に
は直流電源１１．１２が接続されている。各電圧印加端
子８．９は絶縁体から成るリードフレーム支持体１３に
バネ性を有して接している。共通端子１゛０はリードフ
レーム４のタイバー６を支持体１３に押圧するためのバ
ネ性押圧部１０ａを有する。また、電圧印加に直接に関
係しないタイバー押圧体１４が共通端子１０の反対側に
設けられている。
次に、高温放置試験（バーンイン）を行うなめに、第３
図に示すように混成集積回路とリードフレーム４との組
立体を電圧印加装置に装着する。
図に示すように混成集積回路とリードフレーム４との組
立体を電圧印加装置に装着する。
即ちタイバー６をバネ性押圧部１０ａ及び押圧体１４と
支持体１３とで挟持する。また、バネ性を有する電圧印
加端子８．９をタイバー６から切り離されたリード５ａ
、５ｂに押し当て、端子８．９と支持体１３でリード５
ａ、５ｂを挟持する。
支持体１３とで挟持する。また、バネ性を有する電圧印
加端子８．９をタイバー６から切り離されたリード５ａ
、５ｂに押し当て、端子８．９と支持体１３でリード５
ａ、５ｂを挟持する。
これにより、リード５ａ、５ｂとタイバー６に接続され
ているリードとの間に直流電圧が印加される。上述のよ
うに直流電圧を印加すると共に、恒温槽にて加熱し、高
温条件下の直流電圧印加状態を２４〜９６時間保持する
。
ているリードとの間に直流電圧が印加される。上述のよ
うに直流電圧を印加すると共に、恒温槽にて加熱し、高
温条件下の直流電圧印加状態を２４〜９６時間保持する
。
次に、電圧印加装置から組立体を取り外し、残りのリー
ド５をタイバー６から切り離し、第４図に示すような混
成集積回路装置１５を完成させ、動作試験及び外観の検
査を行い、不良品を除外する。
ド５をタイバー６から切り離し、第４図に示すような混
成集積回路装置１５を完成させ、動作試験及び外観の検
査を行い、不良品を除外する。
本実施例は以下の作用効果を有する。
（１） 混成集積回路装置のリード５の全部をタイバー
６から切り離さないでバーンインするので、リード５の
曲りの発生を少なくすることができる。
６から切り離さないでバーンインするので、リード５の
曲りの発生を少なくすることができる。
（２） 複数の混成集積回路装置の集合体の状態でバー
ンインの電圧印加を行うので、この電圧印加を作業性良
く行うことができる。
ンインの電圧印加を行うので、この電圧印加を作業性良
く行うことができる。
［変形例］
本発明は上述の実施例に限定されるものでなく、変形可
能なものである。例えば、樹脂被覆を設ける前にバーン
インしてもよい。
能なものである。例えば、樹脂被覆を設ける前にバーン
インしてもよい。
［発明の効果］
上述のように本発明によれば、リードの曲りの発生の少
ない混成集積回路装置の製造方法を提供することができ
る。
ない混成集積回路装置の製造方法を提供することができ
る。
第１図は本発明の実施例に係わる混成集積回路とリード
フレームとの組立体を示す一部切欠斜視図、 第２図は電圧印加装置を示す斜視図、 第３図は電圧印加装置に混成集積回路とリードフレーム
との組立体を装着した状態を示す斜視図、第４図は完成
した混成集積回路装置を示す斜視図である。 １・・・混成集積回路基板装置、４・・・リードフレー
ム、５・・・リード、５ａ、５ｂ・・・切り離されたリ
ード、６・・・タイバー
フレームとの組立体を示す一部切欠斜視図、 第２図は電圧印加装置を示す斜視図、 第３図は電圧印加装置に混成集積回路とリードフレーム
との組立体を装着した状態を示す斜視図、第４図は完成
した混成集積回路装置を示す斜視図である。 １・・・混成集積回路基板装置、４・・・リードフレー
ム、５・・・リード、５ａ、５ｂ・・・切り離されたリ
ード、６・・・タイバー
Claims (1)
- 【特許請求の範囲】 ［１］混成集積回路基板装置と複数のリードがタイバー
により連結されているリードフレームとの組立体を形成
する工程と、 前記複数のリードの内の一部のリードのみを前記タイ
バーから切り離す工程と、 前記切り離されたリードと前記タイバーとの間に電圧
を印加する工程と、 前記電圧の印加後に前記タイバーから残りのリードを
切り離す工程と を備えていることを特徴とする混成集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19084788A JPH0240931A (ja) | 1988-07-30 | 1988-07-30 | 混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19084788A JPH0240931A (ja) | 1988-07-30 | 1988-07-30 | 混成集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240931A true JPH0240931A (ja) | 1990-02-09 |
Family
ID=16264764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19084788A Pending JPH0240931A (ja) | 1988-07-30 | 1988-07-30 | 混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009137741A3 (en) * | 2008-05-09 | 2010-02-18 | Viasat, Inc. | Antenna modular sub-array super component |
| US8120537B2 (en) | 2008-05-09 | 2012-02-21 | Viasat, Inc. | Inclined antenna systems and methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482980A (en) * | 1977-12-14 | 1979-07-02 | Omron Tateisi Electronics Co | Manufacture of semiconductor device |
| JPS54152966A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Manufacture of semiconductor integrated-circuit device |
-
1988
- 1988-07-30 JP JP19084788A patent/JPH0240931A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482980A (en) * | 1977-12-14 | 1979-07-02 | Omron Tateisi Electronics Co | Manufacture of semiconductor device |
| JPS54152966A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Manufacture of semiconductor integrated-circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009137741A3 (en) * | 2008-05-09 | 2010-02-18 | Viasat, Inc. | Antenna modular sub-array super component |
| US8120537B2 (en) | 2008-05-09 | 2012-02-21 | Viasat, Inc. | Inclined antenna systems and methods |
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