JPH06169033A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
- Publication number
- JPH06169033A JPH06169033A JP4319554A JP31955492A JPH06169033A JP H06169033 A JPH06169033 A JP H06169033A JP 4319554 A JP4319554 A JP 4319554A JP 31955492 A JP31955492 A JP 31955492A JP H06169033 A JPH06169033 A JP H06169033A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor chip
- electrical test
- wiring pattern
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】プリント基板に半導体チップを直接実装する実
装方法において、安全の電気特性試験を可能にし、かつ
耐湿性が良く高密度の実装を実現する。 【構成】第１の樹脂１９で半導体チップ１、接続端子部
２２およびボンディングワイヤ３を被覆した後、第１の
樹脂１９の外側に露出する電気試験部２１に探針３１を
当接させて電気的試験を行い、しかる後に第２の樹脂２
９で第１の樹脂１９およびの電気試験部２１を被覆して
最終封止を行う。
装方法において、安全の電気特性試験を可能にし、かつ
耐湿性が良く高密度の実装を実現する。 【構成】第１の樹脂１９で半導体チップ１、接続端子部
２２およびボンディングワイヤ３を被覆した後、第１の
樹脂１９の外側に露出する電気試験部２１に探針３１を
当接させて電気的試験を行い、しかる後に第２の樹脂２
９で第１の樹脂１９およびの電気試験部２１を被覆して
最終封止を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップの実装方法
に係わり、特にプリント基板上に半導体チップを実装す
る方法に関する。
に係わり、特にプリント基板上に半導体チップを実装す
る方法に関する。
【０００２】
【従来の技術】図４を用いて従来技術を説明する。まず
図４（Ａ）に示すように、プリント基板５の凹部６に形
成された素子搭載部に半導体チップ１を接着用合金７に
よりダイボンディングし、プリント基板の表面に形成さ
れた複数の配線パターン１０の接続端子部１２と半導体
チップ１の複数の電極２とをボンディングワイヤー３で
それぞれ接続する。また、配線パターン１０にはさらに
電気試験部１１を有し、少なくとも接続端子部１２およ
び電気試験部１１が露出するように配線パターン１０は
ソルダーレジスト４により被覆される。次に図４（Ｂ）
に示すように、接続端子部１２と電気試験部１１との間
に流れ止め枠８を固着しその内側に樹脂９を形成して半
導体チップ１，配線パターン１０の接続端子部１２およ
びボンディングワイヤー３等を樹脂封止する。ここで流
れ止め枠８を省略してここにソルダーレジスト４を選択
的に形成してもよいが、いずれにしても樹脂９が配線パ
ターン１０の電気試験部１１に流れ込まないようにする
必要がある。その後、電気試験部１１に探針を当接させ
て電気的試験を行う。
図４（Ａ）に示すように、プリント基板５の凹部６に形
成された素子搭載部に半導体チップ１を接着用合金７に
よりダイボンディングし、プリント基板の表面に形成さ
れた複数の配線パターン１０の接続端子部１２と半導体
チップ１の複数の電極２とをボンディングワイヤー３で
それぞれ接続する。また、配線パターン１０にはさらに
電気試験部１１を有し、少なくとも接続端子部１２およ
び電気試験部１１が露出するように配線パターン１０は
ソルダーレジスト４により被覆される。次に図４（Ｂ）
に示すように、接続端子部１２と電気試験部１１との間
に流れ止め枠８を固着しその内側に樹脂９を形成して半
導体チップ１，配線パターン１０の接続端子部１２およ
びボンディングワイヤー３等を樹脂封止する。ここで流
れ止め枠８を省略してここにソルダーレジスト４を選択
的に形成してもよいが、いずれにしても樹脂９が配線パ
ターン１０の電気試験部１１に流れ込まないようにする
必要がある。その後、電気試験部１１に探針を当接させ
て電気的試験を行う。
【０００３】
【発明が解決しようとする課題】長い年月にわたり耐湿
性を維持して半導体チップ１を信頼性よく動作させるた
めには、封止樹脂９は半導体チップ１やボンディングワ
イヤー３を確実に必要かつ十分に被覆しなければならな
い。このために半導体チップ１から、あるいはボンディ
ングワイヤー３の一端の位置が定まる素子搭載部の凹部
６から所定の距離まで封止樹脂９を形成しなければなら
ない。すなわち図４において、寸法Ｌあるいは寸法（Ｌ
−Ｓ）は半導体チップ１の信頼性を確保するためにある
一定の値以上でなければならない。例えば、Ｌ＝２．５
ｍｍ、Ｌ−Ｓ＝２．５ｍｍ−０．５ｍｍ＝２．０ｍｍで
ある。また、図４（Ｂ）に示すように、封止樹脂９の周
囲に長さＭの電気試験部１１およびこの電気試験部１１
に樹脂が流れ込まないように長さＮの樹脂流れ止め領域
８を設ける必要がある。例えば、Ｍ＝１．０ｍｍ、Ｎ＝
０．５ｍｍである。したがってＬ＋Ｍ＋Ｎ＝４．０ｍｍ
の長さで半導体チップ１を取り囲んだ面積を必要とし、
このなかでＭ＋Ｎ＝１．５ｍｍで取り囲んだ面積は電気
的試験後は不要とであるいわゆるデッドスペースとな
る。
性を維持して半導体チップ１を信頼性よく動作させるた
めには、封止樹脂９は半導体チップ１やボンディングワ
イヤー３を確実に必要かつ十分に被覆しなければならな
い。このために半導体チップ１から、あるいはボンディ
ングワイヤー３の一端の位置が定まる素子搭載部の凹部
６から所定の距離まで封止樹脂９を形成しなければなら
ない。すなわち図４において、寸法Ｌあるいは寸法（Ｌ
−Ｓ）は半導体チップ１の信頼性を確保するためにある
一定の値以上でなければならない。例えば、Ｌ＝２．５
ｍｍ、Ｌ−Ｓ＝２．５ｍｍ−０．５ｍｍ＝２．０ｍｍで
ある。また、図４（Ｂ）に示すように、封止樹脂９の周
囲に長さＭの電気試験部１１およびこの電気試験部１１
に樹脂が流れ込まないように長さＮの樹脂流れ止め領域
８を設ける必要がある。例えば、Ｍ＝１．０ｍｍ、Ｎ＝
０．５ｍｍである。したがってＬ＋Ｍ＋Ｎ＝４．０ｍｍ
の長さで半導体チップ１を取り囲んだ面積を必要とし、
このなかでＭ＋Ｎ＝１．５ｍｍで取り囲んだ面積は電気
的試験後は不要とであるいわゆるデッドスペースとな
る。
【０００４】一方、電気試験部１１を接続端子部１２に
近ずけて樹脂９による封止前に電気的試験を行なおうと
すると、プロービングの探針が露出している半導体チッ
プ１やボンディングワイヤー３に不用意に接触しそこに
傷をつけ、製造歩止りを低下させてしまうのでそのよう
なプロセスを行うことはできない。
近ずけて樹脂９による封止前に電気的試験を行なおうと
すると、プロービングの探針が露出している半導体チッ
プ１やボンディングワイヤー３に不用意に接触しそこに
傷をつけ、製造歩止りを低下させてしまうのでそのよう
なプロセスを行うことはできない。
【０００５】このように従来技術の実装方法では、電気
試験部１１およびそれにともなう樹脂流れ止め領域８は
最終的に不要なデッドスペースとなるためにプリント基
板の実装密度の向上に支障を生じる。
試験部１１およびそれにともなう樹脂流れ止め領域８は
最終的に不要なデッドスペースとなるためにプリント基
板の実装密度の向上に支障を生じる。
【０００６】
【課題を解決するための手段】したがって本発明の特徴
は、配線パターンを形成したプリント基板上に半導体チ
ップを固着する工程と、前記半導体チップの電極と前記
配線パターンの接続端子部とをボンディングワイヤで接
続する工程と、第１の樹脂で前記半導体チップ、前記接
続端子部および前記ボンディングワイヤを被覆する工程
と、前記第１の樹脂の外側に露出する前記配線パターン
の電気試験部に探針を当接させて電気的試験を行う工程
と、しかる後に第２の樹脂で前記第１の樹脂および前記
配線パターンの電気試験部を被覆してこれらを封止する
工程とを有する半導体チップの実装方法にある。
は、配線パターンを形成したプリント基板上に半導体チ
ップを固着する工程と、前記半導体チップの電極と前記
配線パターンの接続端子部とをボンディングワイヤで接
続する工程と、第１の樹脂で前記半導体チップ、前記接
続端子部および前記ボンディングワイヤを被覆する工程
と、前記第１の樹脂の外側に露出する前記配線パターン
の電気試験部に探針を当接させて電気的試験を行う工程
と、しかる後に第２の樹脂で前記第１の樹脂および前記
配線パターンの電気試験部を被覆してこれらを封止する
工程とを有する半導体チップの実装方法にある。
【０００７】かかる本発明によれば、第１の樹脂はプロ
ービングの探針が不用意に接触して半導体チップやボン
ディングワイヤーに傷をつけない程度に薄く形成し、配
線パターンの電気試験部を被覆する第２の樹脂は第１の
樹脂とともに長い年月にわたり耐湿性を維持して半導体
チップを信頼性よく動作させるような厚さに形成するこ
とができるから、上記従来技術のデッドスペースは存在
せず、したがってプリント基板の実装密度を十分に向上
させることができる。
ービングの探針が不用意に接触して半導体チップやボン
ディングワイヤーに傷をつけない程度に薄く形成し、配
線パターンの電気試験部を被覆する第２の樹脂は第１の
樹脂とともに長い年月にわたり耐湿性を維持して半導体
チップを信頼性よく動作させるような厚さに形成するこ
とができるから、上記従来技術のデッドスペースは存在
せず、したがってプリント基板の実装密度を十分に向上
させることができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１、図２および図３は本発明の一実施例を示す断
面図、平面図および斜視図である。また、図２の平面図
をＡ−Ａ’部で切断し矢印の方向を視た断面が図１
（Ａ）であり、図１（Ｂ）の工程の後に斜視図で示す図
３の工程となり、その後に図１（Ｃ）の工程が続く。
る。図１、図２および図３は本発明の一実施例を示す断
面図、平面図および斜視図である。また、図２の平面図
をＡ−Ａ’部で切断し矢印の方向を視た断面が図１
（Ａ）であり、図１（Ｂ）の工程の後に斜視図で示す図
３の工程となり、その後に図１（Ｃ）の工程が続く。
【０００９】まず図１（Ａ），図２に示すように、プリ
ント基板５の凹部６に形成された素子搭載部に半導体チ
ップ１を接着用合金７によりダイボンディングし、プリ
ント基板の表面に形成された複数の配線パターン２０の
接続端子部２２と半導体チップ１の複数の電極２とをボ
ンディングワイヤー３でそれぞれ接続する。また配線パ
ターン２０の電気試験部２１と接続端子部２２との間に
幅Ｎが０．５ｍｍの流れ止め枠２８を固着する。この流
れ止め枠２８は耐熱性フイルムから形成され、リング状
の平面形状を有し、複数の配線パターン２０の接続端子
部２２を内側に位置させ複数の配線パターン２０の電気
試験部２１を外側に位置させて半導体チップ１を包囲し
ている（図２）。ここで、半導体チップ１と電気試験部
２１の外側の端との距離Ｌは２．５ｍｍ，半導体チップ
１と凹部６の側壁との距離（ギャップ）Ｓは０．５ｍ
ｍ，接続端子部２２の長さＰは０．５ｍｍ、電気試験部
の長さＭは１．０ｍｍである。また、図２に示すよう
に、配線パターンの高密度化と電気的試験の容易性を考
慮して、接続端子部２２の幅を小にし電気試験部２１の
幅を大にしてある。さらに、配線パターン２０のほぼ全
面上に、エポキシ樹脂系の材料により構成されたレジス
ト材であるソルダーレジスト４が配線パターン２０の保
護および半田リフロー時の半田ブリッジの防止を目的と
して形成されている。このソルダーレジスト４は図に示
すように、少なくとも配線パターン２０の接続端子部２
２および電気試験部２１が露出するように選択的に除去
されている。なおソルダーレジスト４の厚さによって
は、流れ止め枠２８を省略してここにソルダーレジスト
４を選択的に形成してもよいが、いずれにしても次の工
程で第１の樹脂１９が配線パターン２０の電気試験部２
１に流れ込まないようにする必要がある。
ント基板５の凹部６に形成された素子搭載部に半導体チ
ップ１を接着用合金７によりダイボンディングし、プリ
ント基板の表面に形成された複数の配線パターン２０の
接続端子部２２と半導体チップ１の複数の電極２とをボ
ンディングワイヤー３でそれぞれ接続する。また配線パ
ターン２０の電気試験部２１と接続端子部２２との間に
幅Ｎが０．５ｍｍの流れ止め枠２８を固着する。この流
れ止め枠２８は耐熱性フイルムから形成され、リング状
の平面形状を有し、複数の配線パターン２０の接続端子
部２２を内側に位置させ複数の配線パターン２０の電気
試験部２１を外側に位置させて半導体チップ１を包囲し
ている（図２）。ここで、半導体チップ１と電気試験部
２１の外側の端との距離Ｌは２．５ｍｍ，半導体チップ
１と凹部６の側壁との距離（ギャップ）Ｓは０．５ｍ
ｍ，接続端子部２２の長さＰは０．５ｍｍ、電気試験部
の長さＭは１．０ｍｍである。また、図２に示すよう
に、配線パターンの高密度化と電気的試験の容易性を考
慮して、接続端子部２２の幅を小にし電気試験部２１の
幅を大にしてある。さらに、配線パターン２０のほぼ全
面上に、エポキシ樹脂系の材料により構成されたレジス
ト材であるソルダーレジスト４が配線パターン２０の保
護および半田リフロー時の半田ブリッジの防止を目的と
して形成されている。このソルダーレジスト４は図に示
すように、少なくとも配線パターン２０の接続端子部２
２および電気試験部２１が露出するように選択的に除去
されている。なおソルダーレジスト４の厚さによって
は、流れ止め枠２８を省略してここにソルダーレジスト
４を選択的に形成してもよいが、いずれにしても次の工
程で第１の樹脂１９が配線パターン２０の電気試験部２
１に流れ込まないようにする必要がある。
【００１０】次に図１（Ｂ）に示すように、流れ止め枠
２８内に第１の樹脂１９を形成する。この第１の樹脂１
９は次の工程の電気的試験において、半導体チップ１の
電気特性が光により影響されることを阻止する必要があ
るから、光を通さない事が条件となる。したがってその
材料は光に対して不透明な樹脂であるエポキシ樹脂を用
い、同材料を塗布し、１００℃で１時間＋１５０℃で３
時間のキュアーを行なって形成する。またこの第１の樹
脂１９は次の工程の電気的試験において、プロービング
の探針が不用意に接触しても半導体チップやボンディン
グワイヤーに傷をつけない程度に薄く形成すればよいの
であるから、図に示すように半導体チップ１からの距離
が、Ｓ＋Ｐ＝０．５ｍｍ＋０．５ｍｍ＝１．０ｍｍと薄
く形成される。
２８内に第１の樹脂１９を形成する。この第１の樹脂１
９は次の工程の電気的試験において、半導体チップ１の
電気特性が光により影響されることを阻止する必要があ
るから、光を通さない事が条件となる。したがってその
材料は光に対して不透明な樹脂であるエポキシ樹脂を用
い、同材料を塗布し、１００℃で１時間＋１５０℃で３
時間のキュアーを行なって形成する。またこの第１の樹
脂１９は次の工程の電気的試験において、プロービング
の探針が不用意に接触しても半導体チップやボンディン
グワイヤーに傷をつけない程度に薄く形成すればよいの
であるから、図に示すように半導体チップ１からの距離
が、Ｓ＋Ｐ＝０．５ｍｍ＋０．５ｍｍ＝１．０ｍｍと薄
く形成される。
【００１１】次に図３のプリント基板全体の斜視図に示
すように、電気的試験を行なう。ソルダーレジスト４を
選択的に除去してプリント基板５の周辺部に複数の配線
パターン２０の外部端子部３４を露出させて、これをプ
リント基板５上の回路全体の電源端子や信号端子として
いる。また半導体チップ１とともに回路を構成するチッ
プコンデンサ等の電気部品３２をソルダーレジスト４を
選択的に除去して露出した配線パターン２０の部分に固
着してある。そして、図１（Ｂ）の状態で第１の樹脂１
９の外側に露出している複数の電気試験部２１にテスタ
ーに接続されているプロービングの探針３１を当接して
電気的試験を行なう。この電気的試験は、回路を含めた
試験の場合もあり、半導体チップだけの試験の場合もあ
り、あるいはデバッグだけに実施する場合もある。本発
明ではこの工程において、第１の樹脂の存在により探針
が不用意に接触して半導体チップやボンディングワイヤ
ーに傷をつけることが皆無となる。
すように、電気的試験を行なう。ソルダーレジスト４を
選択的に除去してプリント基板５の周辺部に複数の配線
パターン２０の外部端子部３４を露出させて、これをプ
リント基板５上の回路全体の電源端子や信号端子として
いる。また半導体チップ１とともに回路を構成するチッ
プコンデンサ等の電気部品３２をソルダーレジスト４を
選択的に除去して露出した配線パターン２０の部分に固
着してある。そして、図１（Ｂ）の状態で第１の樹脂１
９の外側に露出している複数の電気試験部２１にテスタ
ーに接続されているプロービングの探針３１を当接して
電気的試験を行なう。この電気的試験は、回路を含めた
試験の場合もあり、半導体チップだけの試験の場合もあ
り、あるいはデバッグだけに実施する場合もある。本発
明ではこの工程において、第１の樹脂の存在により探針
が不用意に接触して半導体チップやボンディングワイヤ
ーに傷をつけることが皆無となる。
【００１２】次に図１（Ｃ）に示すように、第２の樹脂
２９で第１の樹脂１９および配線パターンの電気試験部
２１を被覆してこれらを封止する。この第２の樹脂２９
は第１の樹脂と同様にエポキシ樹脂を用い、同材料を塗
布し、１００℃で１時間＋１５０℃で３時間のキュアー
を行って形成する。第２の樹脂２９は半導体チップ１か
らＬ＝２．５ｍｍの距離、ボンディングワイヤー３の一
端の位置が定まる素子搭載部の凹部６から（Ｌ−Ｓ）＝
２．０ｍｍの距離まで形成されているから、これは図４
の樹脂９と同じ寸法となり、長期間にわたり耐湿性が保
障され半導体チップ１が信頼性よく動作することができ
る。
２９で第１の樹脂１９および配線パターンの電気試験部
２１を被覆してこれらを封止する。この第２の樹脂２９
は第１の樹脂と同様にエポキシ樹脂を用い、同材料を塗
布し、１００℃で１時間＋１５０℃で３時間のキュアー
を行って形成する。第２の樹脂２９は半導体チップ１か
らＬ＝２．５ｍｍの距離、ボンディングワイヤー３の一
端の位置が定まる素子搭載部の凹部６から（Ｌ−Ｓ）＝
２．０ｍｍの距離まで形成されているから、これは図４
の樹脂９と同じ寸法となり、長期間にわたり耐湿性が保
障され半導体チップ１が信頼性よく動作することができ
る。
【００１３】このように本発明によれば寸法Ｍ＋Ｎが寸
法Ｌに含まれたものとなり、配線パターンの電気試験部
２１および流れ止め領域２８は、最終的に必要な量の封
止樹脂を形成する領域の一部として使用することとなる
から、電気試験部２１および流れ止め領域２８はデッド
スペースとはならずプリント基板の実装密度が向上す
る。
法Ｌに含まれたものとなり、配線パターンの電気試験部
２１および流れ止め領域２８は、最終的に必要な量の封
止樹脂を形成する領域の一部として使用することとなる
から、電気試験部２１および流れ止め領域２８はデッド
スペースとはならずプリント基板の実装密度が向上す
る。
【００１４】尚、実施例において、第２の樹脂２９の外
端はソルダーレジスト４のパターンで定められている
が、その近傍の配線パターは全てソルダーレジスト４に
より被覆されている箇所であるから多少の第２の樹脂２
９がソルダーレジスト４の上面に流れ出してもかまわな
い。
端はソルダーレジスト４のパターンで定められている
が、その近傍の配線パターは全てソルダーレジスト４に
より被覆されている箇所であるから多少の第２の樹脂２
９がソルダーレジスト４の上面に流れ出してもかまわな
い。
【００１５】
【発明の効果】以上説明したように本発明によれば、電
気的試験において半導体チップやボンディングワイヤー
を不所望に傷をつけること無く、高実装密度を可能にし
て耐湿性を維持する必要量の樹脂で封止することができ
る。
気的試験において半導体チップやボンディングワイヤー
を不所望に傷をつけること無く、高実装密度を可能にし
て耐湿性を維持する必要量の樹脂で封止することができ
る。
【図１】本発明の一実施例を工程順に示した断面図であ
る。
る。
【図２】図１（Ａ）の平面図であり、この図２をＡ−
Ａ’部で切断し矢印の方向を視た断面が図１（Ａ）であ
る。
Ａ’部で切断し矢印の方向を視た断面が図１（Ａ）であ
る。
【図３】図１（Ｂ）の工程と図１（Ｃ）の工程の間の工
程を示す斜視図である。
程を示す斜視図である。
【図４】従来技術を工程順に示した断面図である。
【符号の説明】 １ 半導体チップ ２ 半導体チップの電極 ３ ボンディングワイヤー ４ ソルダーレジスト ５ プリント基板 ６ 素子搭載部を形成する凹部 ７ 接着用合金 ８，２８ 流れ止め枠 ９ 封止用の樹脂 １０，２０ 配線パターン １１，２１ 配線パターンの電気試験部 １２，２２ 配線パターンの接続端子部 １９ 封止用の第１の樹脂 ２９ 封止用の第２の樹脂 ３１ 探針 ３２ 電気部品 ３４ 配線パターンの外部端子部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/32 Ｃ 9154−4Ｅ
Claims (6)
- 【請求項１】 配線パターンを形成したプリント基板上
に半導体チップを固着する工程と、前記半導体チップの
電極と前記配線パターンの接続端子部とをボンディング
ワイヤで接続する工程と、第１の樹脂で前記半導体チッ
プ、前記接続端子部および前記ボンディングワイヤを被
覆する工程と、前記第１の樹脂の外側に露出する前記配
線パターンの電気試験部に探針を当接させて電気的試験
を行う工程と、しかる後に第２の樹脂で前記第１の樹脂
および前記配線パターンの電気試験部を被覆してこれら
を封止する工程とを有することを特徴とする半導体チッ
プの実装方法。 - 【請求項２】 前記第１の樹脂は光に対して不透明な樹
脂であることを特徴とする請求項１に記載の半導体チッ
プの実装方法。 - 【請求項３】 前記第１の樹脂はエポキシ樹脂であるこ
とを特徴とする請求項１もしくは請求項２に記載の半導
体チップの実装方法。 - 【請求項４】 前記配線パターンの前記接続端子部と前
記電気試験部との間にリング状の流れ止め枠を載置し、
該流れ止め枠内に前記第１の樹脂を形成することを特徴
とする請求項１、請求項２もしくは請求項３に記載の半
導体チップの実装方法。 - 【請求項５】 前記配線パターンの前記電気試験部は前
記接続端子部より広い配線幅を有していることを特徴と
する請求項１、請求項２、請求項３もしくは請求項４に
記載の半導体チップの実装方法。 - 【請求項６】 前記半導体チップを前記プリント基板の
凹部上に固着することを特徴とする請求項１、請求項
２、請求項３、請求項４もしくは請求項５に記載の半導
体チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319554A JPH07112028B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319554A JPH07112028B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体チップの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169033A true JPH06169033A (ja) | 1994-06-14 |
| JPH07112028B2 JPH07112028B2 (ja) | 1995-11-29 |
Family
ID=18111562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319554A Expired - Lifetime JPH07112028B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112028B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885854A (en) * | 1996-11-12 | 1999-03-23 | Micron Technology, Inc. | Method for application of de-wetting material for glob top applications |
| US6818989B2 (en) * | 2001-05-21 | 2004-11-16 | Hitachi Cable, Ltd. | BGA type semiconductor device, tape carrier for semiconductor device, and semiconductor device using said tape carrier |
| US6818968B1 (en) * | 2000-10-12 | 2004-11-16 | Altera Corporation | Integrated circuit package and process for forming the same |
| US20100320581A1 (en) * | 2007-03-30 | 2010-12-23 | Oki Semiconductor Co., Ltd. | Semiconductor device |
| US20110096518A1 (en) * | 2009-10-26 | 2011-04-28 | Samsung Sdi Co., Ltd. | Electronic circuit module and method of making the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103346137A (zh) * | 2013-06-24 | 2013-10-09 | 曙光信息产业(北京)有限公司 | 集成电路封装件及其工艺方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848442A (ja) * | 1981-09-17 | 1983-03-22 | Matsushita Electric Ind Co Ltd | 電子部品の封止方法 |
| JPS58182837A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 樹脂封止半導体装置の製造方法 |
| JPS6151852A (ja) * | 1984-08-21 | 1986-03-14 | Ibiden Co Ltd | プリント基板およびその製造方法 |
| JPS6225438A (ja) * | 1985-07-25 | 1987-02-03 | Matsushita Electric Works Ltd | 封止半導体装置 |
| JPS6261216A (ja) * | 1985-09-12 | 1987-03-17 | シャープ株式会社 | メンブレンタツチパネル |
| JPH03266455A (ja) * | 1990-03-15 | 1991-11-27 | Nec Corp | 半導体メモリ装置 |
-
1992
- 1992-11-30 JP JP4319554A patent/JPH07112028B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848442A (ja) * | 1981-09-17 | 1983-03-22 | Matsushita Electric Ind Co Ltd | 電子部品の封止方法 |
| JPS58182837A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 樹脂封止半導体装置の製造方法 |
| JPS6151852A (ja) * | 1984-08-21 | 1986-03-14 | Ibiden Co Ltd | プリント基板およびその製造方法 |
| JPS6225438A (ja) * | 1985-07-25 | 1987-02-03 | Matsushita Electric Works Ltd | 封止半導体装置 |
| JPS6261216A (ja) * | 1985-09-12 | 1987-03-17 | シャープ株式会社 | メンブレンタツチパネル |
| JPH03266455A (ja) * | 1990-03-15 | 1991-11-27 | Nec Corp | 半導体メモリ装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5885854A (en) * | 1996-11-12 | 1999-03-23 | Micron Technology, Inc. | Method for application of de-wetting material for glob top applications |
| US5936310A (en) * | 1996-11-12 | 1999-08-10 | Micron Technology, Inc. | De-wetting material for glob top applications |
| US6818968B1 (en) * | 2000-10-12 | 2004-11-16 | Altera Corporation | Integrated circuit package and process for forming the same |
| US6818989B2 (en) * | 2001-05-21 | 2004-11-16 | Hitachi Cable, Ltd. | BGA type semiconductor device, tape carrier for semiconductor device, and semiconductor device using said tape carrier |
| US20100320581A1 (en) * | 2007-03-30 | 2010-12-23 | Oki Semiconductor Co., Ltd. | Semiconductor device |
| US8432025B2 (en) * | 2007-03-30 | 2013-04-30 | Lapis Semiconductor Co., Ltd. | Semiconductor device and plurality of dams |
| US20110096518A1 (en) * | 2009-10-26 | 2011-04-28 | Samsung Sdi Co., Ltd. | Electronic circuit module and method of making the same |
| US8264847B2 (en) * | 2009-10-26 | 2012-09-11 | Samsung Sdi Co., Ltd. | Electronic circuit module and method of making the same |
| US8773865B2 (en) | 2009-10-26 | 2014-07-08 | Samsung Sdi Co., Ltd. | Electronic circuit module and method of making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112028B2 (ja) | 1995-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0856889B1 (en) | Semiconductor device mount structure and semiconductor device mounting method | |
| US5382546A (en) | Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same | |
| JPH06169033A (ja) | 半導体チップの実装方法 | |
| JPH031560A (ja) | 樹脂封止用回路基板 | |
| US6340604B1 (en) | Contactor and semiconductor device inspecting method | |
| JPH10189672A (ja) | コンタクタおよび半導体装置の検査方法 | |
| KR100377469B1 (ko) | 볼 그리드 어레이 반도체 패키지의 와이어 본딩용 클램프및 이를 이용한 와이어 본딩 검사 방법 | |
| KR100377468B1 (ko) | 볼 그리드 어레이 반도체 패키지의 와이어 본딩용 클램프및 이를 이용한 와이어 본딩 검사 방법 | |
| KR100199854B1 (ko) | 칩 스케일 패키지용 리드 프레임 및 그를 이용한 칩 스케일 패키지 | |
| JP2985423B2 (ja) | 半導体装置 | |
| JP2004039915A (ja) | 半導体装置 | |
| JP2000138315A (ja) | Ｂｇａ型ｉｃ及びｂｇａ型ｉｃの製造方法 | |
| KR100694417B1 (ko) | 볼 그리드 어레이 반도체 패키지의 와이어 본딩용 클램프및 이를 이용한 와이어 본딩 검사 방법 | |
| JPH06201793A (ja) | 電子部品、および、これを搭載する回路基板の検査方法 | |
| JPS59175753A (ja) | 半導体装置およびリ−ドフレ−ム | |
| JP3024046B2 (ja) | 半導体パッケージ | |
| JPH053740B2 (ja) | ||
| KR200141173Y1 (ko) | 리드돌출형 반도체 패키지 | |
| JPH11220057A (ja) | Ｂｇａパッケージ、及びパッケージ内半導体チップの温度測定方法 | |
| JPH02266275A (ja) | 半導体装置の検査方法およびそれに用いられるテープペア | |
| JPH06177188A (ja) | 半導体装置 | |
| JPH05315534A (ja) | Ｉｃパッケージ | |
| JPS61108158A (ja) | 集積回路用リ−ド端子構体 | |
| KR960006713A (ko) | 칩 탑재기관 모듈 및 실패칩 보수방법 | |
| JPH06132464A (ja) | 半導体集積回路の組立方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960723 |