KR20220145223A - 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치 - Google Patents

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KR20220145223A
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Abstract

본 발명은 전자 장치에 관한 것이다. 본 발명의 전자 장치는 행들 및 열들로 배열된 프로세싱 소자들, 프로세싱 소자들의 행들에 연결된 워드 라인들, 프로세싱 소자들의 열들에 연결된 비트 라인들, 그리고 프로세싱 소자들의 행들에 연결된 소스 라인들을 포함한다. 프로세싱 소자들의 각각은 비트 라인들 중 대응하는 비트 라인에 연결된 제1 터미널, 소스 라인들 중 대응하는 소스 라인에 연결된 제2 터미널, 워드 라인들 중 대응하는 워드 라인에 연결된 컨트롤 게이트, 컨트롤 게이트와 바디의 사이의 플로팅 게이트, 그리고 플로팅 게이트와 대응하는 비트 라인의 사이의 용량성(capacitive) 소자를 포함한다.

Description

프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치{PROCESSING ELEMENT AND ELECTRONIC DEVICE INCLUDING PROCESSING ELEMENT}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 플래시 메모리 셀에 기반한 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치에 관한 것이다.
기계 학습에 대한 연구가 진행되면서, 기계 학습을 실제 장치들에 구현하고자 하는 연구 또한 진행되고 있다. 기계 학습은 대량의 반복적인 병렬 연산을 필요로 한다. 따라서, 통상적인 프로세서에서 기계 학습 또는 기계 학습 기반의 추론을 수행하는 것은 효율적이지 않다.
기계 학습 또는 기계 학습 기반의 추론을 효율적으로 수행하기 위해, 기계 학습 또는 기계 학습 기반의 추론을 수행하는데 특화된 새로운 형태의 프로세서들에 대한 연구가 진행되고 있다. 새로운 형태의 프로세서는 뉴럴(neural) 프로세서 또는 뉴로모픽(neuromophic) 프로세서라 불릴 수 있다.
본 발명의 목적은 플래시 메모리 셀에 기반하여 구현되는 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 전자 장치는 행들 및 열들로 배열된 프로세싱 소자들, 프로세싱 소자들의 행들에 연결된 워드 라인들, 프로세싱 소자들의 열들에 연결된 비트 라인들, 그리고 프로세싱 소자들의 행들에 연결된 소스 라인들을 포함한다. 프로세싱 소자들의 각각은 비트 라인들 중 대응하는 비트 라인에 연결된 제1 터미널, 소스 라인들 중 대응하는 소스 라인에 연결된 제2 터미널, 워드 라인들 중 대응하는 워드 라인에 연결된 컨트롤 게이트, 컨트롤 게이트와 바디의 사이의 플로팅 게이트, 그리고 플로팅 게이트와 대응하는 비트 라인의 사이의 용량성(capacitive) 소자를 포함한다.
본 발명의 실시 예에 따른 전자 장치는 행들 및 열들로 배열된 프로세싱 소자들, 프로세싱 소자들의 행들에 연결된 워드 라인들, 프로세싱 소자들의 열들에 연결된 비트 라인들, 프로세싱 소자들의 열들에 연결된 바디 라인들, 그리고 프로세싱 소자들의 행들에 연결된 소스 라인들을 포함한다. 프로세싱 소자들의 각각은 비트 라인들 중 대응하는 비트 라인에 연결된 제1 터미널, 소스 라인들 중 대응하는 소스 라인에 연결된 제2 터미널, 워드 라인들 중 대응하는 워드 라인에 연결된 컨트롤 게이트, 컨트롤 게이트와 바디의 사이의 플로팅 게이트, 바디 라인들 중 대응하는 바디 라인에 연결된 바디 터미널, 그리고 플로팅 게이트와 대응하는 비트 라인의 사이의 용량성(capacitive) 소자를 포함한다.
본 발명의 실시 예에 따른 프로세싱 소자는 비트 라인에 연결된 제1 터미널, 소스 라인에 연결된 제2 터미널, 워드 라인에 연결된 컨트롤 게이트, 컨트롤 게이트와 바디의 사이의 플로팅 게이트, 도전 라인에 연결된 바디 터미널, 그리고 플로팅 게이트와 비트 라인의 사이의 용량성(capacitive) 소자를 포함한다.
본 발명에 따르면, 플래시 메모리 셀의 플로팅 게이트와 비트 라인의 사이에 용량성 소자가 추가된 프로세싱 소자들이 제공된다. 따라서, 향상된 동작 범위를 갖는 프로세싱 소자 및 프로세싱 소자를 포함하는 전자 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 보여준다.
도 2는 본 발명의 실시 예에 따른 프로세싱 소자 어레이를 보여준다.
도 3은 제1 예에 따른 프로세싱 소자를 보여준다.
도 4는 제2 예에 따른 프로세싱 소자를 보여준다.
도 5는 프로그램 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 6은 읽기 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 7은 전자 장치에서 읽기 동작이 수행되는 예를 보여준다.
도 8은 전자 장치가 프로그램 동작 및 검증 동작을 반복적으로 교대로 수행하는 예를 보여준다.
도 9는 전자 장치가 프로그램 동작 및 검증 동작을 수행하는 예를 보여준다.
도 10은 소거 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 프로세싱 소자들의 적분 비선형성을 측정하는 방법의 예를 보여준다.
도 12는 평균 적분 비선형성에 기반하여 프로그램 동작을 수행하는 예를 보여준다.
도 13은 본 발명의 다른 실시 예에 따른 전자 장치를 보여준다.
도 14는 본 발명의 실시 예에 따른 프로세싱 소자 어레이를 보여준다.
도 15는 제3 예에 따른 프로세싱 소자를 보여준다.
도 16은 제4 예에 따른 프로세싱 소자를 보여준다.
도 17은 프로그램 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 18은 프로그램 동작 시에 프로세싱 소자에 전압들이 인가되는 다른 예를 보여준다.
도 19는 읽기 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 20은 소거 동작 시에 프로세싱 소자에 전압들이 인가되는 예를 보여준다.
도 21은 본 발명의 일 실시 예에 따른 전자 장치가 적용된 시스템을 도시한 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치(100)를 보여준다. 예를 들어, 전자 장치(100)는 뉴럴 프로세서 또는 뉴로모픽 프로세서로 구현될 수 있다. 도 1을 참조하면, 전자 장치(100)는 프로세싱 소자 어레이(110), 가중치 버퍼(120), 행 드라이버(130), 입력 버퍼(140), 비트 라인 드라이버(150), 소스 라인 드라이버(160), 출력 버퍼(170), 바디 라인 드라이버(180), 그리고 제어 로직(190)을 포함할 수 있다.
프로세싱 소자 어레이(110)는 복수의 프로세싱 소자들을 포함할 수 있다. 프로세싱 소자들은 행들 및 열들로 배열될 수 있다. 프로세싱 소자들의 행들은 제1 내지 제m 워드 라인들(WL1~WLm)에 각각 연결되고, 그리고 제1 내지 제m 소스 라인들(SL1~SLm)에 각각 연결될 수 있다. 프로세싱 소자들의 열들은 제1 내지 제n 비트 라인들(BL1~BLn)에 각각 연결되고, 그리고 제1 내지 제n 바디 라인들(BDL1~BDLn)에 각각 연결될 수 있다.
프로세싱 소자들의 각각은 가중치 값을 저장할 수 있다. 프로세싱 소자들의 각각은 입력 데이터와 가중치 값을 연산하여 출력할 수 있다. 예를 들어, 가중치 값들은 제1 내지 제m 워드 라인들(WL1~WLm)의 전압들에 기반하여 프로세싱 소자들에 저장될 수 있다. 입력 데이터는 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 프로세싱 소자들에 전달될 수 있다. 프로세싱 소자들은 연산의 결과들을 제1 내지 제m 소스 라인들(SL1~SLm)을 통해 출력할 수 있다.
프로세싱 소자(들)에 가중치 값(들)을 저장하는 동작은 프로그램 동작이라 불릴 수 있다. 프로세싱 소자(들)에 입력 데이터를 입력하고 그리고 연산 결과(들)로서 출력 데이터를 수신하는 동작은 읽기 동작이라 불릴 수 있다. 프로세싱 소자(들)에 저장된 가중치 값(들)을 삭제하는 동작은 소거 동작이라 불릴 수 있다.
가중치 버퍼(120)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 가중치 버퍼(120)는 가중치 값들(WV)을 저장할 수 있다. 프로그램 동작 시에, 가중치 버퍼(120)는 가중치 값들(WV)을 행 드라이버(130)로 전달할 수 있다.
행 드라이버(130)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 행 드라이버(130)는 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다. 프로그램 동작 시에, 행 드라이버(130)는 가중치 버퍼(120)로부터 가중치 값(WV)을 수신할 수 있다. 행 드라이버(130)는 가중치 값(WV)에 기반하여 제1 내지 제m 워드 라인들(WL1~WLm)에 인가되는 전압들의 레벨들을 조절할 수 있다. 읽기 동작 또는 소거 동작 시에, 행 드라이버(130)는 제1 내지 제m 워드 라인들(WL1~WLm)에 인가되는 전압들을 정해진 규칙에 따라 조절할 수 있다.
입력 버퍼(140)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 입력 버퍼(140)는 입력 데이터(ID)를 저장할 수 있다. 읽기 동작 시에, 입력 버퍼(140)는 입력 데이터(ID)를 비트 라인 드라이버(150)로 전달할 수 있다.
비트 라인 드라이버(150)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 비트 라인 드라이버(150)는 제1 내지 제n 비트 라인들(BL1~BLn)에 연결될 수 있다. 읽기 동작 시에, 비트 라인 드라이버(150)는 입력 버퍼(140)로부터 입력 데이터(ID)를 수신할 수 있다.
읽기 동작 시에, 비트 라인 드라이버(150)는 입력 데이터(ID)에 기반하여 제1 내지 제n 비트 라인들(BL1~BLn)에 인가되는 전압들의 레벨들을 조절할 수 있다. 예를 들어, 비트 라인 드라이버(150)는 입력 데이터(ID)를 전압으로 변경하는 디지털-아날로그 변환기(DAC)로 동작할 수 있다. 프로그램 동작 또는 소거 동작 시에, 비트 라인 드라이버(150)는 제1 내지 제n 비트 라인들(BL1~BLn)에 인가되는 전압들을 정해진 규칙에 따라 조절할 수 있다.
소스 라인 드라이버(160)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 소스 라인 드라이버(160)는 제1 내지 제m 소스 라인들(SL1~SLm)에 연결될 수 있다. 프로그램 동작, 읽기 동작, 또는 소거 동작 시에, 소스 라인 드라이버(160)는 제1 내지 제m 소스 라인들(SL1~SLm)의 전압들을 정해진 규칙에 따라 조절할 수 있다. 읽기 동작 시에, 소스 라인 드라이버(160)는 제1 내지 제m 소스 라인들(SL1~SLm) 중 적어도 하나의 소스 라인을 통해 출력되는 전류의 양을 디지털 값(들)으로 변환할 수 있다. 예를 들어, 소스 라인 드라이버(160)는 전류의 양을 출력 데이터(OD)로 변환하는 아날로그-디지털 변환기(ADC)로 동작할 수 있다. 출력 데이터(OD)는 프로세싱 소자 어레이(110)의 연산 결과일 수 있다. 소스 라인 드라이버(160)는 출력 데이터(OD)를 출력 버퍼(170)로 전달할 수 있다.
출력 버퍼(170)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 출력 버퍼(170)는 소스 라인 드라이버(160)로부터 출력 데이터(OD)를 수신할 수 있다. 출력 버퍼(170)는 출력 데이터를 외부의 장치로 출력하거나 또는 입력 버퍼(140)로 피드백할 수 있다.
바디 라인 드라이버(180)는 제어 로직(190)의 제어에 응답하여 동작할 수 있다. 바디 라인 드라이버(180)는 제1 내지 제n 바디 라인들(BDL1~BDLn)에 연결될 수 있다. 프로그램 동작, 읽기 동작 또는 소거 동작 시에, 바디 라인 드라이버(180)는 제1 내지 제n 바디 라인들(BDL1~BDLn)에 인가되는 전압들을 정해진 규칙에 따라 조절할 수 있다.
제어 로직(190)은 프로그램 동작, 읽기 동작 또는 소거 동작을 수행하도록 전자 장치(100)의 구성 요소들을 제어할 수 있다. 제어 로직(190)은 소스 라인 드라이버(160)로부터 출력 데이터(OD)를 수신할 수 있다. 제어 로직(190)은 출력 데이터(OD)에 기반하여 검증 동작을 수행할 수 있다. 검증 동작은 읽기 동작과 유사할 수 있다.
또는, 제어 로직(190)은 제1 내지 제m 소스 라인들(SL1~SLm)을 통해 전류(들)를 수신할 수 있다. 전류(들)에 기반하여, 제어 로직(190)은 검증 동작을 수행할 수 있다.
예시적으로, 가중치 버퍼(120), 입력 버퍼(140) 및 출력 버퍼(170)는 서로 물리적으로 구분된 버퍼들로 구현될 수 있다. 또는, 가중치 버퍼(120), 입력 버퍼(140) 및 출력 버퍼(170) 중 적어도 두 개는 하나의 물리적 버퍼 내에서 논리적으로 구분되는 버퍼들로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 프로세싱 소자 어레이(110)를 보여준다. 도 1 및 도 2를 참조하면, 프로세싱 소자들(PE)의 각각은 드레인 또는 소스에 대응하는 제1 터미널, 소스 또는 드레인에 대응하는 제2 터미널, 플로팅 게이트, 그리고 컨트롤 게이트를 포함하는 플래시 메모리 셀에 기반할 수 있다. 프로세싱 소자들(PE)의 각각은 플래시 메모리 셀에 기반하되, 플로팅 게이트와 비트 라인(또는 비트 라인 측의 터미널)에 용량성 소자(capacitive element)가 추가되고, 그리고 소거에 사용되며 바디 라인에 연결되는 바디 터미널이 추가된 구조를 가질 수 있다.
프로세싱 소자들(PE)의 각각의 컨트롤 게이트는 제1 내지 제m 워드 라인들(WL1~WLm) 중 대응하는 워드 라인에 연결될 수 있다. 프로세싱 소자들(PE)의 각각의 제1 터미널(예를 들어, 용량성 소자가 제공되는 터미널)은 제1 내지 제n 비트 라인들(BL1~BLn) 중 대응하는 비트 라인에 연결될 수 있다. 프로세싱 소자들(PE)의 각각의 제2 터미널은 제1 내지 제m 소스 라인들(SL1~SLm) 중 대응하는 소스 라인에 연결될 수 있다. 프로세싱 소자들(PE)의 각각의 바디 터미널은 제1 내지 제n 바디 라인들(BDL1~BDLn) 중 대응하는 바디 라인에 연결될 수 있다.
도 3은 제1 예에 따른 프로세싱 소자(PE1)를 보여준다. 예를 들어, 제1 예에 따른 프로세싱 소자(PE1)는 프로세싱 소자들(PE)의 각각의 모델링된 회로도일 수 있다. 도 1, 도 2 및 도 3을 참조하면, 프로세싱 소자(PE1)는 트랜지스터(MN)를 포함할 수 있다.
트랜지스터(MN)의 제1 터미널(T1)은 대응하는 비트 라인(BL)에 연결될 수 있다. 트랜지스터(MN)의 제2 터미널(T2)은 대응하는 소스 라인(SL)에 연결될 수 있다. 트랜지스터(MN)의 게이트는 프로세싱 소자(PE1)의 플로팅 게이트에 대응할 수 있다. 예시적으로, 플로팅 게이트는 플로팅 게이트 노드(NFG)로 표시될 수 있다. 플로팅 게이트 노드(NFG)의 전압은 플로팅 게이트 전압(VFG)일 수 있다.
제1 기생 커패시터(CP1)는 플로팅 게이트와 제1 터미널(T1) 사이의 기생 커패시터에 대응할 수 있다. 제2 기생 커패시터(CP2)는 플로팅 게이트와 제2 터미널(T2) 사이의 기생 커패시터에 대응할 수 있다. 제1 커패시터(C1)는 프로세싱 소자(PE1)의 플로팅 게이트와 바디 라인(BDL)의 사이의 커패시터일 수 있다.
프로세싱 소자(PE1)의 컨트롤 게이트는 컨트롤 게이트 노드(NCG)로 표시될 수 있다. 제2 커패시터(C2)는 프로세싱 소자(PE1)의 플로팅 게이트와 컨트롤 게이트 사이의 커패시터에 대응할 수 있다. 제3 커패시터(C3)는 프로세싱 소자(PE1)의 플로팅 게이트와 제1 터미널(T1)의 사이에 구현되는 용량성 소자일 수 있다.
도 4는 제2 예에 따른 프로세싱 소자(PE2)를 보여준다. 예를 들어, 제2 예에 따른 프로세싱 소자(PE2)는 프로세싱 소자들(PE)의 각각의 단면도일 수 있다. 도 1, 도 2, 도 3 및 도 4를 참조하면, 프로세싱 소자(PE2)는 바디(BODY)에 구현될 수 있다. 바디(BODY)는 기판, P-웰, 또는 포켓 P-웰일 수 있다.
바디(BODY)에 제1 영역(R1)이 형성될 수 있다. 제1 영역(R1)은 N타입 영역 또는 N타입 영역 및 P 타입 영역의 조합일 수 있다. 제1 영역(R1)은 제1 터미널(T1)에 대응할 수 있다. 제1 영역(R1)에 비트 라인(BL)이 연결될 수 있다. 바디(BODY)에 제2 영역(R2)이 형성될 수 있다. 제2 영역(R2)은 N타입 영역 또는 N타입 영역 및 P 타입 영역의 조합일 수 있다. 제2 영역(R2)은 제2 터미널(T2)에 대응할 수 있다. 제2 영역(R2)에 소스 라인(SL)이 연결될 수 있다.
바디(BODY)에 제3 영역(R3)이 형성될 수 있다. 제3 영역(R3)은 N타입 영역일 수 있다. 제3 영역(R3)에 제4 영역(R4)이 형성될 수 있다. 제4 영역(R4)은 N타입 영역 또는 N타입 영역 및 P 타입 영역의 조합일 수 있다. 제4 영역(R4)은 바디 터미널에 대응할 수 있다. 제4 영역(R4)에 바디 라인(BDL)이 연결될 수 있다. 제1 영역(R1), 제2 영역(R2), 그리고 제3 영역(R3)은 바디(BODY) 내에서 서로 분리될 수 있다.
제1 영역(R1) 및 제2 영역(R2) 사이의 바디(BODY) 상에 제1 플로팅 게이트(FG1)가 배치될 수 있다. 제1 플로팅 게이트(FG1)는 바디(BODY)와 전기적으로 분리될 수 있다. 제1 플로팅 게이트(FG1)는 트랜지스터(MN)의 게이트에 대응할 수 있다. 제1 플로팅 게이트(FG1), 제1 영역(R1), 그리고 제2 영역(R2)은 트랜지스터(MN)를 구현할 수 있다.
제1 플로팅 게이트(FG1)와 제1 영역(R1)의 사이에 제1 기생 커패시터(CP1)가 형성될 수 있다. 제1 플로팅 게이트(FG1)와 제2 영역(R2)의 사이에 제2 기생 커패시터(CP2)가 형성될 수 있다.
제3 영역(R3)의 상에 제2 플로팅 게이트(FG2)가 배치될 수 있다. 제2 플로팅 게이트(FG2)는 바디(BODY), 제3 영역(R3), 그리고 제4 영역(R4)과 전기적으로 분리될 수 있다. 제2 플로팅 게이트(FG2)와 제3 영역(R3)의 사이에 제1 커패시터(C1)가 형성될 수 있다.
제3 플로팅 게이트(FG3)는 컨트롤 게이트(CG)와 함께 제2 커패시터(C2)를 형성할 수 있다. 제4 플로팅 게이트(FG4)는 비트 라인(BL)에 연결된 도전 물질(CM)과 함께 제3 커패시터(C3)를 형성할 수 있다. 예를 들어, 제2 커패시터(C2) 또는 제3 커패시터(C3)는 MIM(Metal-Insulator-Metal) 커패시터 또는 MOS(Metal-Oxide-Silicon) 커패시터로 구현될 수 있다.
제1 플로팅 게이트(FG1), 제2 플로팅 게이트(FG2), 제3 플로팅 게이트(FG3), 그리고 제4 플로팅 게이트(FG4)는 서로 전기적으로 연결될 수 있다. 제1 플로팅 게이트(FG1), 제2 플로팅 게이트(FG2), 제3 플로팅 게이트(FG3), 그리고 제4 플로팅 게이트(FG4)는 프로세싱 소자(PE1)의 플로팅 게이트의 제1 부분, 제2 부분, 제3 부분 및 제4 부분에 각각 대응할 수 있다.
예시적으로, 제3 영역(R3)은 열 방향으로 신장되어, 프로세싱 소자들(PE)의 각 열의 프로세싱 소자들(PE)에 의해 공유될 수 있다.
도 5는 프로그램 동작 시에 프로세싱 소자(PE2)에 전압들이 인가되는 예를 보여준다. 도 1, 도 2, 도 3 및 도 5를 참조하면, 프로그램 동작 시에, 행 드라이버(130)는 워드 라인(WL)에 제1 프로그램 전압(VPGM1)을 인가할 수 있다. 제1 프로그램 전압(VPGM1)은 전원 전압보다 높은 고전압일 수 있다. 전원 전압은 외부의 장치로부터 전자 장치(100)로 공급되는 동작 전압일 수 있다.
프로그램 동작 시에, 비트 라인 드라이버(150)는 비트 라인(BL)에 접지 전압(VSS)을 인가하거나 또는 비트 라인(BL)을 플로팅할 수 있다. 접지 전압(VSS)은 외부의 장치로부터 접지 전압(VSS)으로 공급되는 전압일 수 있다. 프로그램 동작 시에, 소스 라인 드라이버(160)는 소스 라인(SL)에 접지 전압(VSS)을 인가하거나 또는 소스 라인(SL)을 플로팅할 수 있다. 프로그램 동작 시에, 바디 라인 드라이버(180)는 바디 라인(BDL)에 접지 전압(VSS)을 인가할 수 있다.
제2 커패시터(C2)의 커플링에 의해, 제1 프로그램 전압(VPGM1)은 제2 플로팅 게이트(FG2)로 전달될 수 있다. 바디 라인(BDL)으로 접지 전압(VSS)이 공급되므로, 제1 커패시터(C1)에서 터널링이 발생할 수 있다. 즉, 제2 플로팅 게이트(FG2)로 전자가 주입될 수 있다. 제2 플로팅 게이트(FG2)로 주입된 전자는 제1 플로팅 게이트(FG1)와 공유될 수 있다. 즉, 프로세싱 소자(PE2)의 문턱 전압이 상승할 수 있다.
도 6은 읽기 동작 시에 프로세싱 소자(PE2)에 전압들이 인가되는 예를 보여준다. 도 1, 도 2, 도 3 및 도 6을 참조하면, 읽기 동작 시에, 행 드라이버(130)는 워드 라인(WL)을 플로팅할 수 있다. 읽기 동작 시에, 비트 라인 드라이버(150)는 비트 라인(BL)에 읽기 전압(VRD)을 인가할 수 있다. 읽기 동작 시에, 바디 라인 드라이버(180)는 바디 라인(BDL)을 플로팅할 수 있다.
읽기 전압(VRD)은 제3 커패시터(C3)의 커플링에 의해 제4 플로팅 게이트(FG4)로 전달될 수 있다. 제4 플로팅 게이트(FG4)에 전달된 읽기 전압(VRD)은 제1 플로팅 게이트(FG1)로 전달될 수 있다. 제1 플로팅 게이트(FG1)에 전달된 읽기 전압(VRD)은 제1 영역(R1) 및 제2 영역(R2) 사이의 바디(BODY)의 영역에 채널을 형성할 수 있다.
즉, 읽기 전압(VRD)에 의해 트랜지스터(MN)가 턴-온 되고, 읽기 전압(VRD)에 의해 비트 라인(BL)으로부터 소스 라인(SL)으로 전류, 예를 들어 셀 전류(ICELL)가 흐를 수 있다. 읽기 동작 시에, 소스 라인 드라이버(160)는 소스 라인(SL)으로부터 셀 전류(ICELL)를 수신할 수 있다.
제3 커패시터(C3)가 없는 경우, 셀 전류(ICELL)는 수학식 1로 모델링될 수 있다. 예시적으로, 수학식 1에 임의의 상수가 곱해질 수 있다.
Figure pat00001
수학식 1에서, VFG는 프로세싱 소자(PE)의 플로팅 게이트의 초기 전압이고, VTH는 프로세싱 소자(PE)의 문턱 전압을 나타낸다. VBL은 비트 라인(BL)의 전압을 나타낸다. 수학식 1로 표현된 바와 같이, 셀 전류(CELL)는 비선형 성분을 포함한다. 따라서, 프로세싱 소자(PE2)의 읽기 전압(VRD)의 범위, 즉 프로세싱 소자(PE2)의 연산 범위는 제한될 수 있다.
제3 커패시터(C3)가 추가되면, 셀 전류(ICELL)는 수학식 2로 모델링될 수 있다. 예시적으로, 수학식 2에 임의의 상수가 곱해질 수 있다.
Figure pat00002
수학식 3의 조건이 만족되면, 셀 전류(ICELL)에서 비선형 성분은 제거될 수 있다.
Figure pat00003
셀 전류(ICELL)에서 비선형 성분이 제거되면, 셀 전류(ICELL)의 양은 비트 라인 전압에 대한 선형 곱의 형태일 수 있다. 즉, 프로세싱 소자(PE2)는 선형 곱셈기로 동작할 수 있다. 프로세싱 소자(PE2)의 선형성이 향상되므로, 프로세싱 소자(PE2)의 입력 데이터의 값의 동작 범위가 확장될 수 있다.
도 7은 전자 장치(100)에서 읽기 동작이 수행되는 예를 보여준다. 도 1, 도 2, 도 3, 도 6 및 도 7을 참조하면, S110 단계에서, 비트 라인 드라이버(150)는 적어도 하나의 입력 데이터(ID)에 기반하여 적어도 하나의 읽기 전압(VRD)을 판단할 수 있다. 예를 들어, 비트 라인 드라이버(150)는 적어도 하나의 입력 데이터의 값을 적어도 하나의 읽기 전압(VRD)의 레벨로 변환하는 디지털-아날로그 변환을 수행할 수 있다.
S120 단계에서, 행 드라이버(130)는 제1 내지 제m 워드 라인들(WL1~WLm) 중 선택된 적어도 하나의 워드 라인을 플로팅할 수 있다. 바디 라인 드라이버(180)는 제1 내지 제n 바디 라인들(BDL1~BDLn) 중 선택된 적어도 하나의 바디 라인을 플로팅할 수 있다. S130 단계에서, 비트 라인 드라이버(150)는 제1 내지 제n 비트 라인들(BL1~BLn) 중 선택된 적어도 하나의 비트 라인에 적어도 하나의 읽기 전압(VRD)을 인가할 수 있다.
S140 단계에서, 소스 라인 드라이버(160)는 제1 내지 제m 소스 라인들(SL1~SLm) 중에서 선택된 적어도 하나의 워드 라인에 대응하는 선택된 적어도 하나의 소스 라인으로부터 전류의 양을 측정할 수 있다. S150 단계에서, 소스 라인 드라이버(160)는 적어도 하나의 소스 라인의 전류의 양을 적어도 하나의 디지털 값, 즉 적어도 하나의 출력 데이터로 변환할 수 있다.
도 8은 전자 장치(100)가 프로그램 동작 및 검증 동작을 반복적으로 교대로 수행하는 예를 보여준다. 도 8에서, 가로 축은 시간(T)을 가리키고, 그리고 세로 축은 프로세싱 소자(PE2)에 인가되는 전압(V)을 가리킨다. 도 1, 도 2, 도 3, 도 5, 도 6 및 도 8을 참조하면, 도 5를 참조하여 설명된 바와 같이, 프로그램 동작 시에 프로세싱 소자(PE2)에 제1 프로그램 전압(VPGM1)이 인가될 수 있다.
검증 동작은 도 6을 참조하여 설명된 읽기 동작과 유사할 수 있다. 예를 들어, 검증 동작은 도 6의 읽기 동작에서 읽기 전압(VRD) 대신 검증 전압(VFY)을 인가함으로써 수행될 수 있다.
프로세싱 소자(PE2)의 문턱 전압이 검증 전압(VFY)보다 낮을 때, 프로세싱 소자(PE2)는 검증 전압(VFY)에 의해 턴-온 될 수 있다. 프로세싱 소자(PE2)가 턴-온 되는 것이 감지되면, 즉 대응하는 소스 라인을 통해 전류가 출력되는 것이 제어 로직(190)에 의해 감지되면, 행 드라이버(130)는 제1 프로그램 전압(VPGM1)의 레벨을 점진적으로 증가시킬 수 있다.
프로그램 동작 및 검증 동작은 제1 프로그램 전압(VPGM1)의 레벨을 점진적으로 증가시키면서 반복적으로 그리고 교대로 수행될 수 있다. 프로그램 동작 및 검증 동작의 반복은 프로세싱 소자(PE2)가 검증 전압(VFY)에 의해 턴-오프 될 때까지, 즉 프로세싱 소자(PE2)의 문턱 전압이 검증 전압(VFY)보다 높아질 때까지 수행될 수 있다.
도 9는 전자 장치(100)가 프로그램 동작 및 검증 동작을 수행하는 예를 보여준다. 도 1, 도 2, 도 3, 도 6 및 도 9를 참조하면, S210 단계에서, 행 드라이버(130)는 가중치 값(WV)에 기반하여 제1 프로그램 전압(VPGM1) 및 검증 전압(VFY)의 레벨을 결정할 수 있다. S220 단계에서, 전자 장치(100)는 제1 프로그램 전압(VPGM1)을 이용하여 프로그램 동작을 수행하고, 그리고 검증 전압(VFY)을 이용하여 검증 동작을 수행할 수 있다.
예시적으로, 프로세싱 소자(PE2)의 문턱 전압이 달라지면, 동일한 읽기 전압(VRD)이 인가될 때의 셀 전류(ICELL)의 양이 달라질 수 있다. 즉, 프로세싱 소자(PE2)의 연산의 계수, 예를 들어 가중치 값이 달라질 수 있다. 전자 장치(100)는 검증 전압(VFY)의 레벨을 조절함으로써, 프로세싱 소자(PE2)의 문턱 전압을 목표 레벨로 조절할 수 있다.
예시적으로, 제1 프로그램 전압(VPGM1)은 프로그램 시작 전압 및 전압 증분을 포함할 수 있다. 프로그램 시작 전압은 프로세싱 소자(PE2)에 처음으로 인가되는 제1 프로그램 전압(VPGM1)일 수 있다. 전압 증분은 프로그램 동작이 반복됨에 따라 제1 프로그램 전압(VPGM1)이 증가하는 정도를 나타낼 수 있다.
전자 장치(100)는 가중치 값(WV)에 기반하여 프로그램 시작 전압을 결정할 수 있다. 예를 들어, 전자 장치(100)는 검증 동작을 먼저 수행하여, 프로세싱 소자(PE2)의 현재 문턱 전압을 검출할 수 있다. 검증 동작은 프로세싱 소자들(PE)이 턴-온 되는 검증 전압(VFY)의 레벨 및 프로세싱 소자들(PE)이 턴-오프 되는 검증 전압(VFY)의 레벨을 검출하는 둘 이상의 검증 동작들을 포함할 수 있다.
전자 장치(100)는 프로세싱 소자(PE2)의 현재 문턱 전압과 가중치 값(WV)으로부터 생성된 검증 전압(VFY)의 차이에 기반하여, 프로그램 시작 전압을 결정할 수 있다.
도 10은 소거 동작 시에 프로세싱 소자(PE2)에 전압들이 인가되는 예를 보여준다. 도 1, 도 2, 도 3 및 도 10을 참조하면, 소거 동작 시에, 행 드라이버(130)는 워드 라인(WL)에 접지 전압(VSS)을 인가할 수 있다.
소거 동작 시에, 비트 라인 드라이버(150)는 비트 라인(BL)을 플로팅할 수 있다. 소거 동작 시에, 소스 라인 드라이버(160)는 소스 라인(SL)을 플로팅할 수 있다. 소거 동작 시에, 바디 라인 드라이버(180)는 바디 라인(BDL)에 소거 전압(VERS)을 인가할 수 있다. 소거 전압(VERS)은 전원 전압보다 높은 고전압일 수 있다.
워드 라인(WL)에 인가되는 접지 전압(VSS) 및 바디 라인(BDL)에 인가되는 소거 전압(VERS)은 제1 커패시터(C1)에 전기장을 형성할 수 있다. 따라서, 제2 플로팅 게이트(FG2)로부터 제3 영역(R3)으로 전자가 탈출할 수 있다. 즉, 프로세싱 소자(PE2)의 문턱 전압이 낮아질 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 소거 동작 및 검증 동작이 반복적으로 그리고 교대로 수행될 수 있다. 소거 동작이 반복됨에 따라, 소거 전압(VERS)은 점진적으로 증가할 수 있다.
도 11은 본 발명의 실시 예에 따른 프로세싱 소자들(PE)의 적분 비선형성(INL)(Integral Non-Linearity)을 측정하는 방법의 예를 보여준다. 도 1, 도 2 및 도 11을 참조하면, S310 단계에서, 전자 장치(100)는 프로세싱 소자들(PE)의 문턱 전압(Vth)(예를 들어, 목표 문턱 전압)을 선택할 수 있다. S320 단계에서, 전자 장치(100)는 프로그램 동작(또는 프로그램 동작들 및 검증 동작들)을 수행하여 프로세싱 소자들(PE)의 문턱 전압(Vth)을 조절할 수 있다.
S330 단계에서, 전자 장치(100)는 읽기 전압(VRD)을 선택할 수 있다. S340 단계에서, 전자 장치(100)는 읽기 전압(VRD)을 이용하여 읽기 동작을 수행할 수 있다. 전자 장치(100)는 소스 라인을 통해 출력되는 전류의 양을 측정하고 그리고 기록할 수 있다.
S310 단계 내지 S340 단계는 프로세싱 소자들(PE)의 특색들을 검출하는 샘플링에 대응할 수 있다. S350 단계에서, 샘플링이 완료될 때까지, S310 단계 내지 S340 단계가 반복될 수 있다. 예를 들어, 샘플링은 미리 정해진 횟수만큼 수행될 수 있다. 샘플링이 완료되면, S360 단계가 수행될 수 있다.
S360 단계에서, 전자 장치(100)는 평균 적분 비선형성(INL)을 계산할 수 있다. 예를 들어, 전자 장치(100)는 샘플링된 데이터에 기반하여, 추세선(trend line)을 생성할 수 있다. 전자 장치(100)는 추세선과 샘플링된 데이터의 차이를 적분 비선형성(INL)으로 계산할 수 있다.
예시적으로, 평균 적분 비선형성은 테이블의 형태로 생성될 수 있다. 평균 적분 비선형성은 프로세싱 소자들(PE)의 문턱 전압에 따른 평균 적분 비선형성, 또는 읽기 전압(VRD)의 레벨에 따른 평균 적분 비선형성과 같은 테이블로 생성될 수 있다. 전자 장치(100)는 평균 적분 비선형성의 테이블을 저장하고, 그리고 저장된 테이블에 기반하여 프로그램 동작을 수행할 수 있다.
도 12는 평균 적분 비선형성에 기반하여 프로그램 동작을 수행하는 예를 보여준다. 도 1, 도 2 및 도 12를 참조하면, S410 단계에서, 전자 장치(100)는 읽기 동작을 수행하여, 프로세싱 소자들(PE)의 현재 문턱 전압(Vth)을 검출할 수 있다. 예를 들어, 읽기 동작은 프로세싱 소자들(PE)이 턴-온 되는 읽기 전압(VRD)의 레벨 및 프로세싱 소자들(PE)이 턴-오프 되는 읽기 전압(VRD)의 레벨을 검출하는 둘 이상의 읽기 동작들을 포함할 수 있다.
S420 단계에서, 전자 장치(100)는 가중치 값(WV) 및 평균 적분 비선형성(INL)에 기반하여 목표 문턱 전압(Vth)을 결정할 수 있다. 예를 들어, 목표 문턱 전압(Vth)은 평균 적분 비선형성(INL)을 읽기 동작(예를 들어, 추론 동작)의 사전에 반영하는 프리-엠파시스(pre-emphasis)에 기반하여 결정될 수 있다.
S430 단계에서, 전자 장치(100)는 현재 문턱 전압 및 목표 문턱 전압에 기반하여, 프로그램 시작 전압(VINI)을 결정할 수 있다. 이후에, 도 8을 참조하여 설명된 것과 같이, 프로그램 동작 및 검증 동작이 반복적으로 그리고 교대로 수행될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 전자 장치(200)를 보여준다. 예를 들어, 전자 장치(200)는 뉴럴 프로세서 또는 뉴로모픽 프로세서로 구현될 수 있다. 도 13을 참조하면, 전자 장치(200)는 프로세싱 소자 어레이(210), 가중치 버퍼(220), 행 드라이버(230), 입력 버퍼(240), 비트 라인 드라이버(250), 소스 라인 드라이버(260), 출력 버퍼(270), 그리고 제어 로직(290)을 포함할 수 있다.
가중치 버퍼(220), 행 드라이버(230), 입력 버퍼(240), 비트 라인 드라이버(250), 소스 라인 드라이버(260), 그리고 출력 버퍼(270)는 도 1을 참조하여 설명된 가중치 버퍼(120), 행 드라이버(130), 입력 버퍼(140), 비트 라인 드라이버(150), 소스 라인 드라이버(160), 그리고 출력 버퍼(170)와 동일하게 구성될 수 있다. 따라서, 중복되는 설명은 생략된다.
도 14는 본 발명의 실시 예에 따른 프로세싱 소자 어레이(210)를 보여준다. 도 13 및 도 14를 참조하면, 프로세싱 소자들(PE)의 각각은 드레인 또는 소스에 대응하는 제1 터미널, 소스 또는 드레인에 대응하는 제2 터미널, 플로팅 게이트, 그리고 컨트롤 게이트를 포함하는 플래시 메모리 셀에 기반할 수 있다. 프로세싱 소자들(PE)의 각각은 플래시 메모리 셀에 기반하되, 플로팅 게이트와 비트 라인(또는 비트 라인 측의 터미널)에 용량성 소자(capacitive element)가 추가된 구조를 가질 수 있다.
프로세싱 소자 어레이(210)는 도 1의 제1 내지 제n 바디 라인들(BDL1~BDLn)에 연결되지 않을 수 있다. 프로세싱 소자 어레이(210)의 프로세싱 소자들의 바디들은 공통 바디를 형성할 수 있다. 제어 로직(290)은 프로세싱 소자 어레이(210)의 공통 바디에 바디 라인(BDL)을 통해 전압을 공급할 수 있다.
도 15는 제3 예에 따른 프로세싱 소자(PE3)를 보여준다. 예를 들어, 제3 예에 따른 프로세싱 소자(PE3)는 프로세싱 소자들(PE)의 각각의 모델링된 회로도일 수 있다. 도 13, 도 14 및 도 15를 참조하면, 프로세싱 소자(PE1)는 트랜지스터(MN), 제2 커패시터(C2), 제3 커패시터(C3), 제1 기생 커패시터(CP1), 그리고 제2 기생 커패시터(CP2)를 포함할 수 있다.
트랜지스터(MN), 제2 커패시터(C2), 제3 커패시터(C3), 제1 기생 커패시터(CP1), 그리고 제2 기생 커패시터(CP2)는 도 3의 트랜지스터(MN), 제2 커패시터(C2), 제3 커패시터(C3), 제1 기생 커패시터(CP1), 그리고 제2 기생 커패시터(CP2)에 각각 대응할 수 있다. 도 3을 참조하여 설명된 것과 달리, 프로세싱 소자(PE3)는 개별적으로 바디 라인에 연결되지 않으며, 따라서 제1 커패시터(C1)가 제공되지 않을 수 있다.
도 16은 제4 예에 따른 프로세싱 소자(PE4)를 보여준다. 예를 들어, 제4 예에 따른 프로세싱 소자(PE4)는 프로세싱 소자들(PE)의 각각의 단면도일 수 있다. 도 13, 도 14, 도 15 및 도 16을 참조하면, 프로세싱 소자(PE4)는 공통 바디(CB)에 구현될 수 있다. 공통 바디(CB)는 기판, P-웰, 또는 포켓 P-웰일 수 있다.
공통 바디(CB)에 제1 영역(R1)이 형성될 수 있다. 제1 영역(R1)은 N타입 영역 또는 N타입 영역 및 P 타입 영역의 조합일 수 있다. 제1 영역(R1)은 제1 터미널(T1)에 대응할 수 있다. 제1 영역(R1)에 비트 라인(BL)이 연결될 수 있다. 바디(BODY)에 제2 영역(R2)이 형성될 수 있다. 제2 영역(R2)은 N타입 영역 또는 N타입 영역 및 P 타입 영역의 조합일 수 있다. 제2 영역(R2)은 제2 터미널(T2)에 대응할 수 있다. 제2 영역(R2)에 소스 라인(SL)이 연결될 수 있다.
제1 영역(R1) 및 제2 영역(R2)은 공통 바디(CB) 내에서 서로 분리될 수 있다. 제1 영역(R1) 및 제2 영역(R2) 사이의 공통 바디(CB) 상에 플로팅 게이트(FG)가 배치될 수 있다. 플로팅 게이트(FG)는 공통 바디(CB)와 전기적으로 분리될 수 있다. 플로팅 게이트(FG)는 트랜지스터(MN)의 게이트에 대응할 수 있다. 플로팅 게이트(FG), 제1 영역(R1), 그리고 제2 영역(R2)은 트랜지스터(MN)를 구현할 수 있다.
플로팅 게이트(FG) 및 제1 영역(R1) 중에서 플로팅 게이트(FG)의 하부에 위치하지 않는 부분은 제1 기생 커패시터(CP1)를 형성할 수 있다. 플로팅 게이트(FG) 및 제2 영역(R2)은 제2 기생 커패시터(CP2)를 형성할 수 있다.
플로팅 게이트(FG) 상에 컨트롤 게이트(CG)가 배치될 수 있다. 컨트롤 게이트(CG)는 플로팅 게이트(FG)와 전기적으로 분리될 수 있다. 플로팅 게이트(FG) 및 컨트롤 게이트(CG)는 제2 커패시터(C2)를 형성할 수 있다. 플로팅 게이트(FG) 및 제1 영역(R1) 중에서 플로팅 게이트(FG)의 하부로 신장된 부분은 제3 커패시터(C3)를 형성할 수 있다.
도 17은 프로그램 동작 시에 프로세싱 소자(PE4)에 전압들이 인가되는 예를 보여준다. 도 13, 도 14, 도 15 및 도 17을 참조하면, 프로그램 동작 시에, 행 드라이버(230)는 워드 라인(WL)에 제2 프로그램 전압(VPGM2)을 인가할 수 있다. 제2 프로그램 전압(VPGM2)은 전원 전압보다 높은 고전압일 수 있다. 전원 전압은 외부의 장치로부터 전자 장치(200)로 공급되는 동작 전압일 수 있다.
프로그램 동작 시에, 비트 라인 드라이버(250)는 비트 라인(BL)에 접지 전압(VSS)을 인가하거나 또는 비트 라인(BL)을 플로팅할 수 있다. 접지 전압(VSS)은 외부의 장치로부터 접지 전압(VSS)으로 공급되는 전압일 수 있다. 프로그램 동작 시에, 소스 라인 드라이버(260)는 소스 라인(SL)에 접지 전압(VSS)을 인가하거나 또는 소스 라인(SL)을 플로팅할 수 있다. 프로그램 동작 시에, 제어 로직(290)은 바디 라인(BDL)에 접지 전압(VSS)을 인가할 수 있다.
워드 라인(WL)의 제2 프로그램 전압(VPGM2)과 공통 바디(CB)의 접지 전압(VSS)의 차이로 인해, 전기장이 발생할 수 있다. 전기장에 의해, 공통 바디(CB)와 플로팅 게이트(FG)의 사이에서 터널링이 발생할 수 있다. 즉, 플로팅 게이트(FG)로 전자가 주입되고, 프로세싱 소자(PE4)의 문턱 전압이 상승할 수 있다.
도 18은 프로그램 동작 시에 프로세싱 소자(PE4)에 전압들이 인가되는 다른 예를 보여준다. 도 13, 도 14, 도 15 및 도 18을 참조하면, 프로그램 동작 시에, 행 드라이버(230)는 워드 라인(WL)에 제4 프로그램 전압(VPGM4)을 인가할 수 있다. 제4 프로그램 전압(VPGM4)은 전원 전압보다 높은 고전압일 수 있다.
프로그램 동작 시에, 비트 라인 드라이버(250)는 비트 라인(BL)에 제3 프로그램 전압(VPGM3)을 인가할 수 있다. 프로그램 동작 시에, 소스 라인 드라이버(260)는 소스 라인(SL)에 접지 전압(VSS)을 인가할 수 있다. 프로그램 동작 시에, 제어 로직(290)은 바디 라인(BDL)에 접지 전압(VSS)을 인가할 수 있다.
비트 라인(BL)의 제3 프로그램 전압(VPGM3)과 소스 라인(SL)의 접지 전압(VSS)의 전압 차이로 인해, 열전자가 발생할 수 있다. 워드 라인(WL4)의 제4 프로그램 전압(VPGM4)과 공통 바디(CB)의 접지 전압(VSS)의 전압 차이로 인해, 열전자가 플로팅 게이트(FG)에 주입될 수 있다. 즉, 프로세싱 소자(PE4)의 문턱 전압이 상승할 수 있다.
도 19는 읽기 동작 시에 프로세싱 소자(PE4)에 전압들이 인가되는 예를 보여준다. 도 13, 도 14, 도 15 및 도 19를 참조하면, 읽기 동작 시에, 행 드라이버(230)는 워드 라인(WL)을 플로팅할 수 있다. 읽기 동작 시에, 비트 라인 드라이버(250)는 비트 라인(BL)에 읽기 전압(VRD)을 인가할 수 있다. 읽기 동작 시에, 제어 로직(290)은 바디 라인(BDL)을 플로팅할 수 있다.
읽기 전압(VRD)은 제3 커패시터(C3)의 커플링에 의해 플로팅 게이트(FG)로 전달될 수 있다. 플로팅 게이트(FG)에 전달된 읽기 전압(VRD)은 제1 영역(R1) 및 제2 영역(R2) 사이의 공통 바디(CB)의 영역에 채널을 형성할 수 있다.
즉, 읽기 전압(VRD)에 의해 트랜지스터(MN)가 턴-온 되고, 읽기 전압(VRD)에 의해 비트 라인(BL)으로부터 소스 라인(SL)으로 전류, 예를 들어 셀 전류(ICELL)가 흐를 수 있다. 읽기 동작 시에, 소스 라인 드라이버(260)는 소스 라인(SL)으로부터 셀 전류(ICELL)를 수신할 수 있다.
제3 커패시터(C3)가 없는 경우, 셀 전류(ICELL)는 수학식 1로 모델링될 수 있다. 수학식 1로 표현된 바와 같이, 셀 전류(CELL)는 비선형 성분을 포함한다. 따라서, 프로세싱 소자(PE4)의 읽기 전압(VRD)의 범위, 즉 프로세싱 소자(PE4)의 연산 범위는 제한될 수 있다.
제3 커패시터(C3)가 추가되면, 셀 전류(ICELL)는 수학식 4로 모델링될 수 있다. 예시적으로, 수학식 4에 임의의 상수가 곱해질 수 있다.
Figure pat00004
수학식 5의 조건이 만족되면, 셀 전류(ICELL)에서 비선형 성분은 제거될 수 있다.
Figure pat00005
셀 전류(ICELL)에서 비선형 성분이 제거되면, 셀 전류(ICELL)의 양은 비트 라인 전압에 대한 선형 곱의 형태일 수 있다. 즉, 프로세싱 소자(PE4)는 선형 곱셈기로 동작할 수 있다. 프로세싱 소자(PE4)의 선형성이 향상되므로, 프로세싱 소자(PE4)의 입력 데이터의 값의 동작 범위가 확장될 수 있다.
예시적으로, 읽기 동작은 도 7을 참조하여 설명된 것과 동일하게 수행될 수 있다. 도 8을 참조하여 설명된 바와 같이, 읽기 동작은 검증 동작으로 변경되어 사용될 수 있다. 프로그램 동작 및 검증 동작은 반복적으로 그리고 교대로 수행될 수 있다. 프로그램 전압(VPGM2, VPGM3 또는 VPGM4)의 레벨은 점진적으로 증가될 수 있다. 도 9를 참조하여 설명된 바와 같이, 프로그램 전압(VPGM2, VPGM3 또는 VPGM4) 또는 검증 전압은 가중치 값(WV)에 기반하여 결정될 수 있다.
예시적으로, 도 11 및 도 12를 참조하여 설명된 바와 같이, 전자 장치(100)는 평균 적분 비선형성에 기반하여 프리-엠파시스 프로그램 동작을 수행할 수 있다.
도 20은 소거 동작 시에 프로세싱 소자(PE2)에 전압들이 인가되는 예를 보여준다. 도 13, 도 14, 도 15 및 도 20을 참조하면, 소거 동작 시에, 행 드라이버(230)는 워드 라인(WL)에 접지 전압(VSS)을 인가할 수 있다.
소거 동작 시에, 비트 라인 드라이버(250)는 비트 라인(BL)을 플로팅할 수 있다. 소거 동작 시에, 소스 라인 드라이버(260)는 소스 라인(SL)을 플로팅할 수 있다. 소거 동작 시에, 제어 로직(290)은 바디 라인(BDL)에 소거 전압(VERS)을 인가할 수 있다. 소거 전압(VERS)은 전원 전압보다 높은 고전압일 수 있다.
워드 라인(WL)에 인가되는 접지 전압(VSS) 및 바디 라인(BDL)에 인가되는 소거 전압(VERS)은 전기장을 형성할 수 있다. 따라서, 플로팅 게이트(FG)로부터 공통 바디(CB)로 전자가 탈출할 수 있다. 즉, 프로세싱 소자(PE4)의 문턱 전압이 낮아질 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 소거 동작 및 검증 동작이 반복적으로 그리고 교대로 수행될 수 있다. 소거 동작이 반복됨에 따라, 소거 전압(VERS)은 점진적으로 증가할 수 있다.
도 21은 본 발명의 일 실시 예에 따른 전자 장치가 적용된 시스템(1000)을 도시한 도면이다. 도 21의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 21의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 21을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시 예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다. 예를 들어, 가속기(1130)는 도 1 내지 도 20을 참조하여 설명된 전자 장치(100 또는 200)로 구현될 수 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200: 전자 장치
110, 210: 프로세싱 소자 어레이
120, 220: 가중치 버퍼
130, 230: 행 드라이버
140, 240: 입력 버퍼
150, 250: 비트 라인 드라이버
160, 260: 소스 라인 드라이버
170, 270: 출력 버퍼
180: 바디 라인 드라이버
190, 290: 제어 로직

Claims (10)

  1. 행들 및 열들로 배열된 프로세싱 소자들;
    상기 프로세싱 소자들의 행들에 연결된 워드 라인들;
    상기 프로세싱 소자들의 열들에 연결된 비트 라인들;
    상기 프로세싱 소자들의 열들에 연결된 바디 라인들; 그리고
    상기 프로세싱 소자들의 행들에 연결된 소스 라인들을 포함하고,
    상기 프로세싱 소자들의 각각은:
    상기 비트 라인들 중 대응하는 비트 라인에 연결된 제1 터미널;
    상기 소스 라인들 중 대응하는 소스 라인에 연결된 제2 터미널;
    상기 워드 라인들 중 대응하는 워드 라인에 연결된 컨트롤 게이트;
    상기 컨트롤 게이트와 바디의 사이의 플로팅 게이트;
    상기 바디 라인들 중 대응하는 바디 라인에 연결된 바디 터미널; 그리고
    상기 플로팅 게이트와 상기 대응하는 비트 라인의 사이의 용량성(capacitive) 소자를 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 플로팅 게이트는:
    상기 제1 터미널과 상기 제2 터미널의 사이의 상기 바디 상의 제1 부분;
    상기 바디 터미널 상의 제2 부분;
    상기 컨트롤 게이트와 용량성 결합을 형성하는 제3 부분; 그리고
    상기 대응하는 비트 라인에 연결된 도전 물질과 용량성 결합을 형성하여 상기 용량성 소자를 형성하는 제4 부분을 포함하는 전자 장치.
  3. 제2항에 있어서,
    상기 프로세싱 소자들의 바디들은 공통 바디를 형성하고, 그리고
    상기 바디 터미널은 상기 공통 바디에서 열 방향으로 신장되어 상기 프로세싱 소자들의 각 행에서 공유되는 전자 장치.
  4. 제1항에 있어서,
    상기 워드 라인들에 연결되고, 그리고 읽기 동작 시에 상기 워드 라인들 중 선택된 워드 라인을 플로팅하는 행 드라이버;
    상기 비트 라인들에 연결되고, 그리고 상기 읽기 동작 시에 상기 비트 라인들 중 선택된 비트 라인에 읽기 전압을 인가하는 비트 라인 드라이버; 그리고
    상기 바디 라인들에 연결되고, 그리고 상기 읽기 동작 시에 상기 바디 라인들 중 선택된 바디 라인을 플로팅하는 바디 라인 드라이버를 더 포함하는 전자 장치.
  5. 제1항에 있어서,
    상기 워드 라인들에 연결되고, 그리고 소거 동작 시에 상기 워드 라인들 중 선택된 워드 라인에 접지 전압을 인가하는 행 드라이버; 그리고
    상기 바디 라인들에 연결되고, 그리고 상기 소거 동작 시에 상기 바디 라인들 중 선택된 바디 라인에 소거 전압을 인가하는 제어 로직을 더 포함하는 전자 장치.
  6. 행들 및 열들로 배열된 프로세싱 소자들;
    상기 프로세싱 소자들의 행들에 연결된 워드 라인들;
    상기 프로세싱 소자들의 열들에 연결된 비트 라인들; 그리고
    상기 프로세싱 소자들의 행들에 연결된 소스 라인들을 포함하고,
    상기 프로세싱 소자들의 각각은:
    상기 비트 라인들 중 대응하는 비트 라인에 연결된 제1 터미널;
    상기 소스 라인들 중 대응하는 소스 라인에 연결된 제2 터미널;
    상기 워드 라인들 중 대응하는 워드 라인에 연결된 컨트롤 게이트;
    상기 컨트롤 게이트와 바디의 사이의 플로팅 게이트; 그리고
    상기 플로팅 게이트와 상기 대응하는 비트 라인의 사이의 용량성(capacitive) 소자를 포함하는 전자 장치.
  7. 제6항에 있어서,
    상기 바디는 제1 도전형을 갖고, 그리고
    상기 용량성 소자는 상기 제1 터미널로부터 상기 플로팅 게이트의 하부로 신장된 제2 도전형의 영역과 상기 플로팅 게이트 사이의 용량성 결합에 대응하는 전자 장치.
  8. 제6항에 있어서,
    상기 워드 라인들에 연결되고, 그리고 프로그램 동작 시에 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 행 드라이버; 그리고
    상기 비트 라인들에 연결되고, 그리고 상기 프로그램 동작 시에 상기 비트 라인들 중 선택된 비트 라인에 접지 전압을 인가하는 비트 라인 드라이버를 더 포함하는 전자 장치.
  9. 제8항에 있어서,
    검증 동작 시에, 상기 행 드라이버는 상기 선택된 워드 라인을 플로팅하고, 그리고
    상기 검증 동작 시에, 상기 비트 라인 드라이버는 상기 선택된 비트 라인에 검증 전압을 인가하는 전자 장치.
  10. 비트 라인에 연결된 제1 터미널;
    소스 라인에 연결된 제2 터미널;
    워드 라인에 연결된 컨트롤 게이트;
    상기 컨트롤 게이트와 바디의 사이의 플로팅 게이트;
    도전 라인에 연결된 바디 터미널; 그리고
    상기 플로팅 게이트와 상기 비트 라인의 사이의 용량성(capacitive) 소자를 포함하는 프로세싱 소자.
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