KR20210086988A - 동적 프로그래밍 전압을 포함한 메모리 디바이스 - Google Patents

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KR20210086988A
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memory cells
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KR1020200187665A
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에릭 엔. 리
로렌스 셀소 미란다
Original Assignee
마이크론 테크놀로지, 인크.
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Abstract

일부 실시예는 액세스 라인들, 액세스 라인들 중 하나의 액세스 라인에 결합된 제 1 메모리 셀들, 및 회로부를 포함하는 제어 유닛을 사용하는 장치 및 방법을 포함한다. 제어 유닛은 액세스 라인에 제 1 전압을 인가하고; 제 1 전압을 인가한 후 제 1 메모리 셀의 제 1 임계 전압을 확인하고; 제 1 임계 전압 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 오프셋 정보를 획득하고; 제 2 전압을 생성하고, 제 2 전압은 제 1 전압 및 오프셋 정보의 함수이고; 및 제 2 메모리 셀에 정보를 저장하는 동작 동안에 액세스 라인 중 하나에 제 2 전압을 인가하도록 구성된다.

Description

동적 프로그래밍 전압을 포함한 메모리 디바이스{MEMORY DEVICE INCLUDING DYNAMIC PROGRAMMING VOLTAGE}
본 개시의 실시예는 비 휘발성 메모리 디바이스에서의 기록 동작을 포함하는 메모리 디바이스에 관한 것이다.
플래시 메모리 디바이스와 같은 비 휘발성 메모리 디바이스는 컴퓨터 및 많은 전자 제품에 널리 사용된다. 플래시 메모리 디바이스는 수많은 메모리 셀을 가지고 있다. 정보 (예를 들어, 사용자 데이터)는 기록 동작 (프로그램 동작이라고도 함)으로 메모리 셀에 저장될 수 있다. 저장된 정보는 판독 동작에서 메모리 셀로부터 획득 (예를 들어, 판독)될 수 있다. 일부 또는 모든 메모리 셀로부터의 정보 (예를 들어, 쓸모없는 데이터)는 소거 동작(erase operation)에서 소거될 수 있다. 특정 메모리 셀에 정보를 저장하는 것은 종종 특정 메모리 셀이 타겟 임계 전압 범위 내의 임계 전압을 갖도록 하는 것을 포함한다. 타겟 임계 전압 범위는 메모리 셀에 저장될 정보의 값 (예를 들어, 이진 값)에 대응하는 미리 정해진 임계 전압 범위이다. 상이한 타겟 임계 전압 범위는 메모리 셀에 저장될 정보의 상이한 값에 대응한다.
종래의 기록 동작의 일부는 선택된 메모리 셀 (정보를 저장하도록 선택된 메모리 셀)에 결합된 액세스 라인 (예를 들어, 워드 라인)에 프로그램 신호 (예를 들어, 전압 신호)를 인가하는 것을 포함한다. 이러한 프로그램 신호는 보통 시작 전압 (예를 들어, 초기 전압)이 제공된다. 그런 다음 선택된 메모리 셀의 임계 전압이 타겟 임계 전압에 도달할 때까지 프로그램 신호상의 전압이 점차적으로 증가한다. 종래의 기록 동작에서, 선택된 메모리 셀의 임계 전압이 의도하지 않게 타겟 임계 전압 범위를 초과하는 것을 방지하기 위해 시작 전압의 값은 종종 비교적 낮게 선택된다.
메모리 디바이스의 수명 동안, 메모리 셀은 종종 많은 기록 및 소거 동작을 통해 순환한다. 사이클링(cycling)은 기록 동작 동안 사용되는 프로그램 신호에 대해 메모리 셀의 임계 전압 범위를 시프트(shift)시킬 수 있다. 이러한 시프트는 시작 전압과 임계 전압 범위 사이의 관계를 변경할 수 있다. 임계 전압 범위의 시프트를 무시하면 기존 메모리 디바이스에서 기록 동작의 성능이 저하될 수 있다.
도 1은 본 출원에 설명된 일부 실시예들에 따른, 메모리 셀들의 블록들 및 서브 블록들을 포함하는 메모리 디바이스 형태에 장치의 블록도를 도시한다.
도 2는 본 출원에 설명된 일부 실시예에 따른, 메모리 셀, 액세스 라인, 데이터 라인 및 버퍼 회로의 블록 및 서브블록을 갖는 메모리 어레이를 포함하는 메모리 디바이스의 일부의 개략도를 도시한다.
도 3은 본 출원에 설명된 일부 실시예에 따른, 도 2의 메모리 디바이스의 다수의 메모리 셀에 대한 임계 전압 범위 (예를 들어, 분포(distribution))의 임계 전압을 예시하는 곡선을 도시한다.
도 4는 본 출원에 설명된 일부 실시예들에 따른, 프로그램 이벤트에서의 동작 동안 샘플링 동작을 수행하는 방법에 대한 흐름도이다.
도 5는 본 출원에 설명된 일부 실시예에 따른, 개별 프로그램 이벤트의 동작 동안 다수의 샘플링 동작을 수행하는 방법에 대한 흐름도이다.
도 6은 본 출원에 설명된 일부 실시예에 따른, 도 2의 메모리 디바이스의 다수의 메모리 셀에 대한 임계 전압 범위를 보여주는 곡선의 그래프이다.
도 7은 본 출원에 설명된 일부 실시예에 따른, 도 2의 메모리 디바이스에서 수행된 상이한 샘플링 동작에 기초한 카운트 값과 오프셋 정보 사이의 예시적인 관계를 보여주는 곡선의 그래프이다.
도 8은 본 출원에 설명된 일부 실시예에 따른, 카운트 값의 예시 값을 함유하는 엔트리(entry) 및 오프셋 정보의 예시 값을 함유하는 엔트리를 보여주는 테이블 (예를 들어, 룩업 테이블(lookup table))이다.
도 9는 본 출원에 설명된 일부 실시예들에 따른, 도 2의 메모리 디바이스의 일부의 구조의 측면도를 도시한다.
도 10은 본 출원에 설명된 일부 실시예에 따른 메모리 디바이스를 포함하는 시스템 형태에 장치를 도시한다.
본 출원에 설명된 기술은 메모리 디바이스의 기록 동작에서 시작 전압 (예를 들어, 프로그램 전압)의 값을 조정하기 위한 구조 (예를 들어, 회로부(circuitry)) 및 방법 (예를 들어, 동작)을 갖는 메모리 디바이스를 포함한다. 시작 전압은 신호 (예를 들어, 프로그램 전압 펄스)의 형태로 제공될 수 있다. 시작 전압은 메모리 디바이스에 의해 수행되는 프로그램 이벤트 (예를 들어, 시작 부분)에 인가될 수 있다. 프로그램 이벤트는 메모리 디바이스의 메모리 셀에 정보를 저장하기 위한 기록 동작의 일부일 수 있다. 프로그램 이벤트 동안, 설명된 메모리 디바이스는 메모리 셀의 일부에 대해 샘플링 동작을 수행할 수 있다. 샘플링 동작의 결과에 기초하여, 메모리 디바이스는 오프셋 정보를 결정할 수 있다. 그런 다음, 메모리 디바이스는 메모리 디바이스의 동작 (예를 들어, 기록 동작)에서 시작 전압의 값을 조정 (예를 들어, 동적 및 연속적으로 조정)하기 위해 오프셋 정보를 사용한다.
본 출원에 설명된 기술은 메모리 디바이스의 기록 동작의 효율성을 향상 시키거나 유지할 수 있다. 예를 들어, 시작 전압의 조정은 기록 동작의 일부에 대한 프로그래밍 시간을 개선 (예를 들어, 감소)할 수 있고, 메모리 디바이스의 메모리 셀의 임계 전압의 변동 영향을 카운터 (예를 들어, 최소화)하여 성능 저하를 최소화하고, 스케일링(scaling)을 개선한다. 본 출원에 설명된 기술의 다른 개선 및 장점은 도 1 내지도 10의 설명을 참조하여 이하에서 논의된다.
도 1은 본 출원에 설명된 일부 실시예들에 따른, 메모리 셀들의 블록들 및 서브 블록들을 포함하는 메모리 디바이스(100) 형태에 장치의 블록도를 도시한다. 메모리 디바이스 (100)는 메모리 셀 (110)을 포함하는 메모리 어레이 (또는 다수의 메모리 어레이) (101)를 포함할 수 있다. 메모리 디바이스 (100)의 물리적 구조에서, 메모리 셀 (110)은 메모리 디바이스 (100)의 기판 (예를 들어, 메모리 디바이스 (100)을 포함하는 IC 칩의 반도체 기판) 위에 수직으로 (예를 들어, 서로 위에 적층됨) 배열될 수 있다. 메모리 셀 (110)은 비 휘발성 셀을 포함할 수 있다. 예를 들어, 메모리 셀 (110)은 플로팅 게이트 메모리 셀, 전하 트랩 메모리 셀, 또는 다른 유형의 비 휘발성 메모리 셀을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 (110)은 블록 (190 및 191)과 같은 블록 (메모리 셀 블록)으로 배열될 수 있다. 각각의 블록 (190, 191)은 서브 블록을 포함할 수 있다. 예를 들어, 블록 (190)은 서브 블록 (1900 및 190n)을 포함할 수 있고, 블록 (191)은 서브 블록 (1910 및 191n)을 포함할 수 있다. 도 1은 2 개의 블록 (190, 191) 및 각각의 블록 (190, 191)에 2 개의 서브 블록을 갖는 메모리 디바이스 (100)를 예로서 도시한다. 메모리 디바이스 (100)는 각각의 블록에서 2 개 초과의 블록 및 2 개 초과의 서브 블록을 가질 수 있다.
각각의 서브 블록 (1900, 190n, 1910, 191n)은 메모리 셀 (110)의 다른 부분을 포함할 수 있다. 블록 (190 및 191) 각각은 메모리 디바이스 (100)의 동작 (예를 들어, 판독, 기록 또는 소거 동작) 동안 독립적으로 액세스될 수 있다. 예를 들어, 메모리 디바이스 (100)는 블록 (190)을 선택하여 특정 기록 동작에 정보를 저장할 수 있는 반면, 블록 (191)은 해당 특정 기록 동작이 선택해제 된다. 블록 (예를 들어, 블록 (190))의 각각의 서브 블록 (예를 들어, 각각의 서브 블록 (1900 및 190n))은 또한 메모리 디바이스 (100)의 동작 (예를 들어, 판독, 기록 또는 소거 동작) 동안 독립적으로 액세스될 수 있다. 예를 들어, 메모리 디바이스 (100)는 특정 기록 동작에서 정보를 저장하기 위해 서브 블록 (1900)을 선택할 수 있는 반면, 블록 (190)의 다른 서브 블록 (예를 들어, 서브 블록 190n)은 해당 특정 기록 동작에서 선택해제 된다.
도 1에 도시된 바와 같이, 메모리 디바이스 (100)는 액세스 라인 (워드 라인을 포함할 수 있음) (150) 및 데이터 라인 (비트 라인을 포함할 수 있음) (170)을 포함할 수 있다. 액세스 라인 (150)은 신호 (예를 들어, 워드 라인 신호) WL0 내지 WLm을 전달할 수 있다. 데이터 라인 (170)은 신호 (예를 들어, 비트 라인 신호) BL0 내지 BLn을 전달할 수 있다. 메모리 디바이스 (100)는 액세스 라인 (150)을 사용하여 블록 (190 및 191)의 서브 블록 (1900, 190n, 1910 및 191n) 및 데이터 라인 (170)에 선택적으로 액세스하여 블록 (190 및 191)의 메모리 셀 (110)과 정보 (예를 들어, 데이터)를 선택적으로 교환할 수 있다.
메모리 디바이스 (100)는 라인 (예를 들어, 어드레스 라인) (103)상의 어드레스 정보 (예를 들어, 어드레스 신호) (ADDR)을 수신하기 위해 어드레스 레지스터 (107)를 포함할 수 있다. 메모리 디바이스 (100)는 어드레스 레지스터 (107)로부터 어드레스 정보를 디코딩할 수 있는 행(row) 액세스 회로부 (108) 및 열(column) 액세스 회로부 (109) (예를 들어, 메모리 디바이스 (100)의 디코더 회로의 일부)를 포함할 수 있다. 디코딩된 어드레스 정보에 기초하여, 메모리 디바이스 (100)는 메모리 동작 동안 블록 (190 및 191) 중 어느 서브 블록의 어느 메모리 셀 (110)이 액세스 될 것인지 결정할 수 있다. 메모리 디바이스 (100)는 메모리 셀 (110)에 정보 (예를 들어, 이전에 저장된 정보)를 판독 (예를 들어, 감지)하기 위한 판독 동작을 수행하거나, 메모리 셀 (110)에 정보를 저장 (예를 들어, 프로그램)하기 위한 기록 (예를 들어, 프로그램) 동작을 수행할 수 있다. 메모리 디바이스 (100)는 신호 BL0 내지 BLn과 연관된 데이터 라인 (170)을 사용하여 메모리 셀 (110)에 저장될 정보를 제공하거나 메모리 셀 (110)로부터 판독 (예를 들어, 감지)되는 정보를 획득할 수 있다. 메모리 디바이스 (100)는 또한 블록 (190 및 191)의 메모리 셀 (110)의 일부 또는 전부로부터 정보를 소거하는 소거 동작을 수행할 수 있다.
메모리 디바이스 (100)는 라인 (104)상의 제어 신호에 기초하여 메모리 디바이스 (100)의 메모리 동작 (예를 들어, 판독, 기록 및 소거 동작)을 제어하도록 구성될 수 있는 제어 유닛 (118)을 포함할 수 있다. 라인 (104)상의 제어 신호의 예는 메모리 디바이스(100)가 수행할 수 있는 동작 (예를 들어, 판독, 기록 또는 소거)을 나타내는 하나 이상의 클록 신호 및 다른 신호 (예를 들어, 칩 인에이블 신호(chip enable signal) CE #, 기록 인에이블 신호(write enable signal) WE #)를 포함한다. 라인 (104)상의 신호는 외부 디바이스 (예를 들어, 프로세서 또는 메모리 컨트롤러)에 의해 메모리 디바이스 (100)에 제공될 수 있다.
메모리 디바이스 (100)는 감지 증폭기 및 페이지 버퍼 회로 (예를 들어, 데이터 래치(data latch))와 같은 컴포넌트를 포함할 수 있는 버퍼 회로부 (120)를 포함할 수 있다. 버퍼 회로부 (120)는 열 액세스 회로 (109)로부터의 신호 (BL_SEL0 내지 BL_SELn)에 응답할 수 있다. 버퍼 회로부 (120)는 블록 (190 및 191)의 메모리 셀 (110)로부터 판독된 정보의 값 (예를 들어, 판독 동작 동안)을 결정하고 (예를 들어, 감지함으로써) 정보의 값을 라인 (예를 들어, 글로벌 데이터 라인(global data line))(175)에 제공하도록 구성될 수 있다. 버퍼 회로부 (120)는 또한 라인 (175)상의 (예를 들어, 기록 동작 동안) 신호의 값 (예를 들어, 전압 값)에 기초하여 블록 (190 및 191)(예를 들어, 기록 동작 동안)의 메모리 셀 (110)에 저장 (예를 들어, 프로그래밍)될 정보의 값을 결정하기 위해 라인 (175)상의 신호를 사용하도록 구성될 수 있다.
메모리 디바이스 (100)는 블록 (190 및 191)의 메모리 셀 (110)과 라인 (예를 들어, I/O 라인) (105) 사이에서 정보를 교환하기 위해 입력/출력 (I/O) 회로부 (117)를 포함할 수 있다. 라인 (105)상의 신호 (DQ0 내지 DQN)은 블록 (190 및 191)의 메모리 셀 (110)로부터 판독되거나 저장된 정보를 나타낼 수 있다. 라인 (105)은 메모리 디바이스 (100) 내의 전도성 노드 또는 메모리 디바이스 (100)가 상주할 수 있는 패키지 상의 핀 (또는 솔더 볼(solder ball))을 포함할 수 있다. 메모리 디바이스 (100) 외부의 다른 디바이스 (예를 들어, 메모리 컨트롤러 또는 프로세서)는 라인 (103, 104 및 105)을 통해 메모리 디바이스 (100)와 통신할 수 있다.
메모리 디바이스 (100)는 서플라이 전압 (Vcc 및 Vss)을 포함하는 서플라이 전압을 수신할 수 있다. 서플라이 전압 (Vss)는 접지 전위에서 동작할 수 있다 (예를 들어, 대략 0 볼트의 값을 가짐). 서플라이 전압 (Vcc)은 배터리 또는 교류-직류 (AC-DC) 컨버터 회로부와 같은 외부 전원으로부터 메모리 디바이스 (100)에 공급되는 외부 전압을 포함할 수 있다. 메모리 디바이스 (100)는 또한 메모리 디바이스 (100)의 동작 (예를 들어, 판독, 기록 및 소거 동작) 동안 액세스 라인 (150)에 상이한 전압을 제공하는 전압 제너레이터 (125)를 포함할 수 있다.
메모리 셀 (110) 각각은 최대 단일 비트의 값 (예를 들어, 이진 값), 또는 2, 3, 4 또는 다른 비트 수와 같은 다수의 비트의 값을 나타내는 정보를 저장하도록 구성될 수 있다. 예를 들어, 각각의 메모리 셀 (110)은 단일 비트의 이진 값 "0" 또는 "1"을 나타내는 정보를 저장하도록 구성될 수 있다. 셀 당 단일 비트를 때때로 단일 레벨 셀(single-level cell)이라고 한다. 다른 예에서, 각각의 메모리 셀 (110)은 2 비트의 4 개의 가능한 값 "00", "01", "10" 및 "11"중 하나, 3 비트의 8 개의 가능한 값 "000", "001", "010", "011", "100", "101", "110" 및 "111" 중 하나 또는 다른 수의 다수의 비트의 다른 값들 중 하나와 같이 다수의 비트에 대한 값을 나타내는 정보를 저장하도록 구성될 수 있다. 다수의 비트를 저장할 수 있는 메모리 셀을 때때로 멀티 레벨(multi-level) 셀 (또는 멀티 상태(multi-state) 셀)이라고한다.
메모리 셀 (110)의 특정 메모리 셀에 저장된 정보의 값 (예를 들어, 이진 값)은 특정 메모리 셀의 임계 전압 (예를 들어, 아날로그 임계 전압 값)에 기초할 수 있다. 기록 동작에서, 메모리 디바이스 (100)는 특정 메모리 셀에 저장된 정보의 값을 반영하도록 특정 메모리 셀의 임계 전압을 변경하도록 동작할 수 있다.
메모리 디바이스 (100)는 비 휘발성 메모리 디바이스를 포함할 수 있어서, 메모리 셀 (110)은 전력 (예를 들어, 전압 Vcc, Vss 또는 둘 모두)이 메모리 디바이스 (100)로부터 연결 해제될 때 그 위에 저장된 정보를 유지할 수 있다. 예를 들어, 메모리 디바이스 (100)는 NAND 플래시 (예를 들어, 3 방향 (3-D) NAND) 또는 NOR 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스 또는 가변 저항성 메모리 디바이스 (예를 들어, 상 변화 메모리 디바이스 또는 저항성 RAM (Random Access Memory) 디바이스)와 같은 다른 종류의 메모리 디바이스일 수 있다.
메모리 디바이스 (100)의 제어 유닛 (118)은 또한 샘플링 동작을 수행하도록 구성될 수 있다. 메모리 디바이스 (100)는 샘플링 동작의 결과에 기초하여 메모리 셀 (110)에서 수행되는 프로그램 이벤트 (예를 들어, 기록 동작의 일부일 수 있는)의 시작 전압을 조정할 수 있다. 메모리 디바이스 (100)의 동작 (예를 들어, 샘플링 동작 및 시작 전압의 조정)은 도 2 내지도 10을 참조하여 후술하는 메모리 디바이스의 동작과 유사 (또는 동일)할 수 있다.
도 1에서, 본 출원에 설명된 동작을 수행하도록 제어 유닛 (118)을 구성하는 것은 설명된 동작을 수행 (예를 들어, 제어)하기 위해 제어 유닛 (118)에 특정 컴포넌트를 제공하는 것을 포함할 수 있다. 이러한 특정 컴포넌트에는 펌웨어, 하드웨어 또는 소프트웨어 또는 펌웨어, 하드웨어 및 소프트웨어의 조합이 포함될 수 있다. 예로서, 제어 유닛 (118)은 메모리 디바이스 (100)의 메모리 동작 (예를 들어, 판독, 기록 및 소거 동작)을 제어하도록 구성될 수 있는 상태 머신 (예를 들어, 유한 상태 머신), 레지스터 회로 (예를 들어, 제어 레지스터 (121)), 판독 전용 메모리 (ROM) 및 다른 컴포넌트 (예를 들어, 제어 정보(119))와 같은 컴포넌트를 포함할 수 있다. 메모리 디바이스 (100)의 동작 중 일부는 라인 (104)상의 제어 신호 (예를 들어, 이에 응답하여)에 기초할 수 있다.
당업자는 메모리 디바이스 (100)가 다른 컴포넌트를 포함할 수 있다는 것을 인식할 수 있으며, 이들 중 일부는 본 출원에 설명된 예시적인 실시예를 모호하게 하지 않기 위해 도 1에 도시되지 않았다.
메모리 디바이스 (100)의 적어도 일부는 도 2 내지 도 10을 참조하여 후술하는 임의의 메모리 디바이스의 구조 및 동작과 유사한 (또는 동일한) 구조를 포함하고 동작을 수행할 수 있다.
도 2는 본 출원에 설명된 일부 실시예에 따른 블록 (메모리 셀 블록) (290 및 291) 및 블록 (290)에 서브 블록 (2900, 2901, 2902 및 2903)을 갖는 메모리 어레이 (202); 메모리 셀 (210, 211, 212 및 213); 메모리 셀 (210, 211, 212 및 213)과 각각 연관된 (예를 들어, 결합된) 액세스 라인 (예를 들어, 워드 라인) (250a, 251a, 252a 및 253a); 데이터 라인 (270, 271 및 272); 및 버퍼 회로 (220, 221 및 222)를 포함하는 메모리 디바이스 (200)의 일부의 개략도를 도시한다. 메모리 디바이스 (200)는 메모리 디바이스 (100) (도 1)에 대응할 수 있다. 예를 들어, 메모리 어레이 (202)는 도 1의 메모리 어레이 (101)에 대응할 수 있다. 도 2의 데이터 라인 (270, 271 및 272)은 도 1의 데이터 라인 (170)에 대응할 수 있다. 도 2의 버퍼 회로 (220, 221, 222)는 도 1의 버퍼 회로부 (120)에 대응할 수 있는 메모리 디바이스 (200)의 버퍼 회로부 (미도시)의 일부일 수 있다. 메모리 디바이스 (200)는 단순화를 위해 도 2에서 생략된 메모리 디바이스의 다른 엘리먼트를 포함할 수 있다. 예를 들어, 메모리 디바이스 (200)는 메모리 동작 (예를 들어, 판독, 기록, 소거 및 샘플링 동작)을 수행하기 위해 도 1의 제어 유닛 (118)과 유사한 (또는 동일한) 제어 유닛을 포함할 수 있다.
각각의 블록 (290, 291)은 서브 블록을 포함할 수 있다. 예를 들어, 블록 (290)은 서브 블록 (2900, 2901, 2902 및 2903)을 포함할 수 있다. 단순화를 위해, 블록 (291)의 세부 사항 (예를 들어, 서브 블록 및 메모리 셀)은 도 2에 도시되지 않는다. 각각의 서브 블록 (2900, 2901, 2902, 2903)은 메모리 셀 (210, 211, 212, 213) 중 다수의 메모리 셀을 포함할 수 있다. 블록 (290 및 291) 각각은 메모리 디바이스 (200)의 동작 (예를 들어, 판독, 기록 또는 소거 동작) 동안 독립적으로 액세스될 수 있다. 블록 (예를 들어, 블록 (290))의 각각의 서브 블록 (예를 들어, 각각의 서브 블록 (2900, 2901, 2902 및 2903))은 메모리 디바이스(200)의 동작 (예를 들어, 판독, 기록 또는 소거 동작) 동안 독립적으로 액세스 (예를 들어, 한 번에 하나씩 액세스)될 수 있다. 선택된 블록의 서브 블록들 중 서브 블록 (예를 들어, 선택된 서브 블록)은 특정 프로그램 이벤트 (예를 들어, 기록 동작) 동안 정보를 저장하도록 선택될 수 있는 반면, 선택된 블록의 서브 블록의 나머지 부분은 해당 특정 프로그램 이벤트 동안에 선택해제 될 수 있다. 예를 들어, 서브 블록 (2900)은 특정 프로그램 이벤트 동안 정보를 저장하도록 선택될 수 있는 반면, 서브 블록 (2901, 2902, 2903)은 해당 특정 프로그램 이벤트 동안 정보를 저장하기 위해 선택 해제 (선택되지 않음)된다.
도 2에서, 버퍼 회로 (220, 221 및 222)는 판독 동작 동안 메모리 셀 (210, 211, 212 및 213)로부터 판독된 (예를 들어, 감지된) 정보의 값을 결정 (예를 들어, 각각 데이터 라인 (270, 271 및 272)상의 신호를 감지함으로써)하도록 동작할 수 있다. 도 2의 버퍼 회로 (220, 221, 222)는 또한 기록 동작 동안 메모리 셀 (210, 211, 212, 213)에 저장될 정보의 값을 결정하도록 동작할 수 있다. 또한, 도 2의 버퍼 회로 (220, 221 및 222)는 또한 메모리 셀 (210, 211, 212, 213) 중 특정 메모리 셀 (또는 메모리 셀들)의 임계 전압이 타겟 임계 전압에 도달했는지 여부를 결정하기 위해(예를 들어, 각각 데이터 라인 (270, 271 및 272)상의 신호를 감지함으로써) 동작할 수 있다 (예를 들어, 기록 동작의 기록 검증 단계 동안).
도 2에 도시된 바와 같이, 데이터 라인 (270, 271, 272)은 각각 신호 (BL0, BL1, 및 BL2)를 전달할 수 있다. 데이터 라인 (270, 271, 272) 각각은 메모리 디바이스 (200)의 전도성 라인으로 구성될 수 있다. 메모리 디바이스 (200)는 신호 (예를 들어, 소스 라인 신호)(SRC)를 전달할 수 있는 라인 (299)을 포함할 수 있다. 라인 (299)은 메모리 디바이스 (200)의 전도성 라인 또는 전도성 플레이트로서 구성될 수 있다. 라인 (299)은 서브 블록 (2900, 2901, 2902 및 2903)의 공통 전도성 라인 (예를 들어, 공통 소스 라인 또는 공통 소스 플레이트)일 수 있다. 라인 (299)은 메모리 디바이스 (200)의 접지 연결에 결합될 수 있다.
도 2에 도시된 바와 같이, 액세스 라인 (250a, 251a, 252a, 253a)은 대응하는 신호 (예를 들어, 워드 라인 신호) (WL0, WL1, WL2 및 WL3)을 전달할 수 있다. 메모리 디바이스 (200)는 각각 액세스 라인 (250a, 251a, 252a 및 253a)의 일부일 수 있는 제어 게이트 (250b, 251b, 252b 및 253b)를 포함할 수 있다. 도 2는 예로서 4 개의 액세스 라인 (250a, 251a, 252a 및 253a)과 3 개의 데이터 라인 (270, 271 및 272)을 도시한다. 이러한 액세스 라인과 데이터 라인의 수는 변할 수 있다.
메모리 디바이스 (200)는 선택 트랜지스터 (261, 262, 263 및 264) (도 2의 바닥 부분) 및 선택 트랜지스터 (265, 266, 267 및 268 (도 2의 상부 부분))를 포함할 수 있다. 메모리 셀 (210, 211, 212 및 213)은 메모리 셀 스트링(memory cell string) (2300, 2301, 2302, 2303, 2310, 2311, 2312, 2313, 2320, 2321, 2322 및 2323)과 같은 메모리 셀 스트링으로 배열될 수 있다. 간결함을 위해, 이러한 메모리 셀 스트링은 총괄적으로 메모리 셀 스트링 (2300 내지 2323)으로 지칭된다. 각각의 메모리 셀 (210, 211, 212, 213)은 단일 레벨 셀 또는 멀티 레벨 셀로 구성될 수 있다.
메모리 셀 스트링 (2300 내지 2323) 각각은 선택 트랜지스터 (265, 266, 267 및 268) 중 하나를 통해 데이터 라인 (270, 271 및 272) 중 하나에 결합될 수 있다. 메모리 셀 스트링 (2300 내지 2323) 각각은 또한 선택 트랜지스터 (261, 262, 263 및 264) 중 하나를 통해 라인 (299)에 결합될 수 있다. 예를 들어, 메모리 셀 스트링 (2300)은 선택 트랜지스터 (265)(스트링 (2300) 바로 위에)를 통해 데이터 라인 (270)에 및 선택 트랜지스터 (261) (스트링 (2300) 바로 아래)를 통해 라인 (299)에 결합될 수 있다. 다른 예에서, 메모리 셀 스트링 (2301)은 선택 트랜지스터 (266)(스트링 (2301) 바로 위에)를 통해 데이터 라인 (270)에 결합될 수 있고, 선택 트랜지스터 (262)(스트링 (2301) 바로 아래)를 통해 라인 (299)에 결합될 수 있다. 도 2는 12 개의 메모리 셀 스트링 (2300 내지 2323) 및 각각의 메모리 셀 스트링에 있는 4 개의 메모리 셀 (210, 211, 212 및 213)의 예를 도시한다. 이러한 메모리 셀 스트링의 수와 각각의 메모리 셀 스트링의 메모리 셀의 수는 변할 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 스트링 (2300 내지 2323)의 일부 메모리 셀 (예를 들어, 212)은 동일한 제어 게이트 (예를 들어, 252b)를 공유할 수 있다. 메모리 셀 스트링 (2300 내지 2323)의 일부 다른 메모리 셀 (예를 들어, 213)은 다른 제어 게이트 (예를 들어, 253b)를 공유할 수 있다. 제어 게이트 (250b, 251b, 252b, 253b) 각각은 단일 전도성 플레이트로 구성될 수 있다. 따라서, 도 2에 도시된 예에서, 메모리 디바이스 (200)는 4 개의 제어 게이트 (250b, 251b, 252b 및 253b)를 형성하는 4 개의 전도성 플레이트를 포함할 수 있다.
선택 트랜지스터 (261, 262, 263 및 264)는 동일한 게이트 (280b)를 공유할 수 있다. 게이트 (280b)는 메모리 디바이스 (200)의 선택 라인 (예를 들어, 소스 선택 라인) (280a)의 일부를 형성할 수 있다. 선택 트랜지스터 (261, 262, 263 및 264)는 선택 라인 (280a)에 인가된 SGS 신호 (예를 들어, 소스 선택 게이트 신호)와 같은 동일한 신호에 의해 제어 (예를 들어, 턴 온 또는 턴 오프)될 수 있다. 판독 또는 기록 동작과 같은 메모리 동작 동안, 선택 트랜지스터 (261, 262, 263 및 264)는 (예를 들어, SGS 신호를 활성화함으로써) 턴 온되어 메모리 셀 스트링 (2300 내지 2323)을 라인 (299)에 결합시킬 수 있다. 선택 트랜지스터 (261, 262, 263 및 264)는 라인 (299)으로부터 메모리 셀 스트링 (2300 내지 2323)을 결합 해제(decouple)하기 위해 턴 오프될 수 있다 (예를 들어, SGS 신호를 비활성화함으로써).
선택 트랜지스터 (265, 266, 267 및 268)는 개별 게이트 (예를 들어, 개별 드레인 선택 게이트) (285b, 286b, 287b 및 288b)를 포함할 수 있다. 그러나, 선택 트랜지스터 (265)는 동일한 게이트 (285b)를 공유할 수 있다. 선택 트랜지스터 (266)는 동일한 게이트 (286b)를 공유할 수 있다. 선택 트랜지스터 (267)는 동일한 게이트 (287b)를 공유할 수 있다. 선택 트랜지스터 (268)는 동일한 게이트 (288b)를 공유할 수 있다. 게이트 (285b, 286b, 287b, 288b)는 각각 메모리 디바이스 (200)의 선택 라인 (예를 들어, 드레인 선택 라인) (285a, 286a, 287a 및 288a)의 일부를 형성할 수 있다.
선택 트랜지스터 (265, 266, 267 및 268)는 메모리 셀 스트링 (2300 내지 2323)을 각각의 데이터 라인 (270, 271 및 272)에 선택적으로 결합하기 위해 메모리 동작 (예를 들어, 판독 또는 기록 동작) 동안 대응하는 신호 (SGD0, SGD1, SGD2 및 SGD3) (예를 들어, 드레인 선택 게이트 신호)에 의해 제어 (예를 들어, 턴 온 또는 턴 오프)될 수 있다. 메모리 동작 (예를 들어, 판독 또는 기록 동작) 동안에, 신호(SGD0, SGD1, SGD2 및 SGD3) 중 하나만 한 번에 활성화될 수 있다 (예를 들어, 순차적으로 활성화됨).
예를 들어, 메모리 셀 스트링 (2300, 2310 또는 2320)의 선택된 메모리 셀에 정보를 저장하는 기록 동작 동안, 신호 (SGD0)이 활성화되어 선택 트랜지스터 (265)를 턴 온하고 메모리 셀 스트링 (2300, 2310, 2320)을 데이터 라인 (270, 271 및 272)에 개별적으로 결합한다. 데이터 라인 (270, 271 및 272)으로부터 메모리 셀 스트링 (2301, 2311, 2321, 2302, 2312, 2322, 2303, 2313 및 2323)을 결합 해제하기 위해 신호들 (SGD1, SGD2 및 SGD3)이 비활성화될 수 있다 (신호 (SGD0)가 활성화되는 동안).
다른 예에서, 메모리 셀 스트링 (2301, 2311 또는 2321)의 선택된 메모리 셀에 정보를 저장하는 기록 동작 동안, 신호 (SGD1(이 활성화되어 선택 트랜지스터 (266)를 턴 온시키고 메모리 셀 스트링 (2301, 2311 및 2321)을 데이터 라인 (270, 271 및 272)에 개별적으로 결합한다. 데이터 라인 (270, 271 및 272)으로부터 메모리 셀 스트링 (2300, 2310, 2320, 2302, 2312, 2322, 2303, 2313 및 2323)을 결합 해제하기 위해 신호들 (SGD0, SGD2 및 SGD3)이 비활성화될 수 있다 (신호 (SGD1)가 활성화되는 동안).
메모리 셀 (210, 211, 212, 213)은 물리적으로 다수의 레벨의 메모리 디바이스 (200)에 위치될 수 있어서, 동일한 메모리 셀 스트링 내의 메모리 셀 (210, 211, 212, 213)이 다수의 레벨의 메모리 디바이스 (200)에서 서로 겹쳐서 (예를 들어, 수직 적층형 메모리 셀) 적층될 수 있다. 도 9는 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213)에 대응할 수 있는 적층된 메모리 셀을 갖는 메모리 디바이스의 예시적인 구조를 도시한다. 도 2는 메모리 디바이스 (200)의 구조의 물리적 방향 (예를 들어, 차원)에 관련될 수 있는 방향 X, Y 및 Z를 도시한다. 예를 들어, Z 방향은 메모리 디바이스 (200)의 기판 (예를 들어, 반도체 기판)에 수직인 (예를 들어, 수직 방향) 방향일 수 있다. Z 방향은 X 방향 및 Y 방향에 수직이다 (예를 들어, Z 방향은 메모리 디바이스 (100)의 X-Y 평면에 수직이다).
도 2는 각각의 서브 블록 (2900, 2901, 2902, 2903)이 X 방향으로 하나의 메모리 셀 스트링과 Y 방향으로 3 개의 메모리 셀 스트링을 포함하는 예를 도시한다. 예를 들어, 도 2에 도시된 바와 같이, 서브 블록 (290)은 X 방향으로 하나의 메모리 셀 스트링 (예를 들어, 메모리 셀 스트링 (2300, 2301 또는 2302)) 및 Y 방향으로 3 개의 메모리 셀 스트링 (예를 들어, 메모리 셀 스트링 (2300, 2301, 및 2302)을 포함한다. 그러나, 각각의 서브 블록 (2900, 2901, 2902 및 2903)은 X 방향 및 Y 방향으로 상이한 수의 메모리 셀 스트링을 포함할 수 있다.
메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213) 중 특정 메모리 셀에 저장된 정보의 값은 특정 메모리 셀의 임계 전압에 기초할 수 있다. 메모리 셀 (210, 211, 212, 213) 각각은 최대 1 비트 (예를 들어, 단일 비트 만) 또는 다수의 비트 (예를 들어, 2 비트, 3 비트 또는 3 비트 초과)의 정보를 저장하도록 구성될 수 있다.
도 4 내지 도 8을 참조하여 후술하는 바와 같이, 메모리 디바이스 (200)는 각각의 블록 (290 및 291)에서 메모리 셀의 일부에 대해 샘플링 동작을 수행할 수 있다. 프로그램 이벤트에서 샘플링 동작의 결과에 기초하여, 메모리 디바이스 (200)는 메모리 디바이스 (200)의 후속 프로그램 이벤트에서 시작 전압의 값을 조정할 수 있다.
도 3은 본 출원에 설명된 일부 실시예들에 따른, 메모리 디바이스 (200)의 다수의 메모리 셀들에 대한 임계 전압 범위 (예를 들어, 분포) (311)의 임계 전압들을 예시하는 곡선 (301)을 도시한다. 곡선 (301)은 메모리 디바이스 (200)의 다수의 메모리 셀에 대한 임계 전압 범위 (311) 내의 임계 전압의 정규 분포를 나타낼 수 있다. 도 3에 도시된 바와 같이, 임계 전압 범위 (311)는 전압 Vt_L에서 전압 Vt_H까지의 임계 전압을 포함할 수 있다. 전압 Vt_L 및 Vt_H는 각각 임계 전압 범위 (311)의 하한(lower) 임계 전압 한계치 및 상한(higher) 임계 전압 한계치일 수 있다.
도 3에서, 임계 전압 범위 (311)는 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213)의 상태 (예를 들어, "STATE_i로 라벨링됨)에 대응 (예를 들어, 사전 할당될 수 있음)할 수 있다. 상태 (STATE_i)는 단일 비트 (예를 들어, "0" 또는 "1"), 2 비트 (예를 들어, "01", "10" 또는 2 비트의 다른 값), 3 비트 (예를 들어, "001", "110", 또는 3 비트의 다른 값)의 값 (예를 들어, 이진 값), 또는 메모리 디바이스 (200)의 메모리 셀에 저장된 3 비트 초과의 정보 값을 제시할 수 있다.
기록 동작의 프로그램 이벤트 동안, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213) 중 선택된 메모리 셀 (또는 선택된 메모리 셀)은 임계 전압 범위 (311)내의 타겟 임계 전압 (상태(STATE_i)에 대응하는)을 갖도록 프로그램될 수 있다. 예를 들어, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212 및 213)이 메모리 셀 당 1 비트(예를 들어, SLC)로 구성되면, 메모리 디바이스 (200)의 선택된 메모리 셀 (210, 211, 212 및 213)은 1 비트의 값 (예를 들어, "0” 또는 "1")을 나타 내기 위해 임계 전압 범위 (311) 내의 타겟 임계 전압을 갖도록 프로그래밍될 수 있다. 다른 예에서, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212 및 213)이 메모리 셀당 2 비트 (예를 들어, MLC)로 구성되면, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213) 중에서 선택된 메모리 셀은 2 비트의 값을 나타내기 위해 임계 전압 범위 (311) 내의 타겟 임계 전압을 갖도록 프로그래밍될 수 있다. 다른 예에서, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212 및 213)이 메모리 셀당 3 비트 (예를 들어, TLC)로 구성되면, 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213) 중에서 선택된 메모리 셀은 3 비트의 값을 나타내기 위해 임계 전압 범위 (311) 내의 타겟 임계 전압을 갖도록 프로그래밍될 수 있다.
프로그램 이벤트 (예를 들어, 기록 동작의 일부) 동안, 전압 (예를 들어, 프로그램 전압) (Vpgm_i)(도 2 및 도 3에 미도시)이 액세스 라인 (250a, 251a, 252a 및 253a) (도 2) 중 선택된 액세스 라인에 인가되어 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212, 213) 중에서 선택된 메모리 셀이 임계 전압 범위 (311) 내의 타겟 임계 전압을 갖게 할 수 있다. 메모리 디바이스 (200)의 기록 동작 (예를 들어, 프로그램 이벤트를 포함함)은 기록 단계 및 기록 검증 단계를 포함할 수 있다. 메모리 디바이스 (200)는 기록 단계 동안 선택된 메모리 셀에 정보를 저장 (예를 들어, 프로그램)할 수 있고, 선택된 메모리 셀의 임계 전압이 검증 단계에서 타겟 임계 전압에 도달하는지 여부를 결정 (예를 들어, 검증)할 수 있다. 메모리 디바이스 (200)는 선택된 메모리 셀의 임계 전압이 타겟 임계 전압에 도달할 때까지 기록 동작의 기록 단계 및 기록 검증 단계를 반복할 수 있다.
도 3에서, 전압 (Vpv)는 프로그램 이벤트 동안 선택된 메모리 셀이 타겟 임계 전압에 도달하는지 여부를 결정하기 위해 메모리 디바이스 (200)가 사용할 수 있는 프로그램 검증 전압을 제공할 수 있다. 메모리 디바이스 (200)는 선택된 메모리 셀의 임계 전압을 전압 (Vpv)와 비교할 수 있다. 메모리 디바이스 (200)는 선택된 메모리 셀의 임계 전압이 전압 (Vpv)보다 클 때 선택된 메모리 셀의 임계 전압이 타겟 임계 전압에 도달하였다고 결정할 수 있다. 예를 들어, 전압 (Vpv) (예를 들어, 프로그램 검증 전압)의 값은 1V 내지 5V 일 수 있으며, 전압 (Vpgm_i) (예를 들어, 프로그래밍 전압) 값은 15V 내지 20V 일 수 있다.
임계 전압 범위 (311)는 (예를 들어, 사이클링으로 인해) 시프트될 수 있다. 메모리 디바이스 (200)는 임계 전압 범위 (311)에서의 시프트의 영향을 카운터(counter) (예를 들어, 최소화)하기 위해 샘플링 동작을 수행할 수 있다.
도 4는 본 출원에 설명된 일부 실시예에 따른 프로그램 이벤트 (401 및 402) 중 하나에서 샘플링 동작을 수행하는 방법 (400)에 대한 흐름도이다. 방법 (400)은 도 1의 메모리 디바이스 (100) 또는 도 2의 메모리 디바이스 (200)와 같은 메모리 디바이스에 의해 수행될 수 있다. 방법 (400)의 적어도 일부 (예를 들어, 방법 (400)의 일부 또는 전체 방법 (400))는 방법 (400)에서 사용되는 메모리 디바이스의 제어 유닛에 의해 수행 (예를 들어, 제어)될 수 있다. 이러한 제어 유닛은 도 1의 제어 유닛 (118)과 유사할 수 있다 (또는 동일할 수 있다). 방법 (400)에서 사용되는 메모리 디바이스의 제어 유닛은 방법 (400)을 수행하기 위해 특정 펌웨어, 하드웨어 또는 소프트웨어 또는 펌웨어, 하드웨어 및 소프트웨어의 임의의 조합을 포함하도록 구성될 수 있다. 단순화를 위해, 방법 (400)에서 설명된 메모리 디바이스는 메모리 디바이스 (200)를 참조한다. 그러나, 방법 (400)에 설명된 메모리 디바이스는 또한 메모리 디바이스 (100) 또는 메모리 디바이스 (100 및 200)와 상이한 다른 메모리 디바이스를 지칭할 수 있다.
방법 (400)의 프로그램 이벤트 (401 및 402)는 메모리 디바이스 (200)의 상이한 서브 블록에서 수행될 수 있다. 예를 들어, 프로그램 이벤트 (401)는 서브 블록 (2900)에서 수행될 수 있고, 프로그램 이벤트 (402)는 서브 블록 (2901, 2902, 또는 2903)에서 수행될 수 있다. 이하에서 더 상세히 설명되는 바와 같이, 프로그램 이벤트 (401)는 서브 블록 (예를 들어, 서브 블록 (2900))의 메모리 셀의 일부의 임계 전압을 샘플링하기 위한 샘플링 동작을 포함할 수 있다. 샘플링 동작은 메모리 셀 부분의 임계 전압 범위를 예측하는데 사용할 수 있는 샘플링 결과를 제공할 수 있다. 샘플링 결과에 기초하여, 메모리 디바이스 (200)는 다른 서브 블록 (예를 들어, 각각의 서브 블록 (2901, 2902 및 2903))의 메모리 셀에서 수행되는 프로그램 이벤트 동안 (예를 들어, 기록 동작에서) 사용되는 전압 (예를 들어, 프로그램 시작 전압)을 조정할 수 있다.
도 4에 도시된 바와 같이, 프로그램 이벤트 (401)의 활동 (410)은 전압 (Vpgm_0) (예를 들어, 디폴트(default) 프로그램 전압)을 사용하는 것을 포함할 수 있다. 전압 (Vpgm_0)의 값은 메모리 디바이스 (200)의 메모리 셀의 구조 (예를 들어, 고유 속성)에 기초할 수 있다. 예를 들어, 전압 (Vpgm_0)의 값은 도 3의 전압 (Vpgm_i) (예를 들어, 프로그램 전압)의 값보다 작을 수 있다 (예를 들어, 0 < Vpgm_0 < Vpgm_i). 대안적으로, 전압 (Vpgm_0)의 값은 전압 (Vpgm_i)의 값과 같을 수 있다 (예를 들어, Vpgm_0 = Vpgm_i). 도 3을 참조하여 전술한 바와 같이, 프로그램 이벤트 (예를 들어, 기록 동작의 일부) 동안, 메모리 디바이스 (200)는 전압 (Vpgm_i)를 사용하여 메모리 디바이스 (200)의 선택된 메모리 셀이 임계 전압 범위(311) (예를 들어, 전압 (Vt_L)에서 전압 (Vt_H) 까지의 타겟 임계 전압) 내의 타겟 임계 전압을 갖도록 할 수 있다.
도 4의 방법 (400)에서, 활동 (410)은 프로그램 이벤트 (401)의 초기 (시작)에서 수행될 수 있다. 따라서, 전압 (Vpgm_0)은 프로그램 이벤트 (401)의 시작 전압 (예를 들어, 초기 전압)일 수 있다. 대안적으로 (예를 들어, 메모리 디바이스 (200)의 대안적인 구성에서), 활동 (410)은 프로그램 이벤트 (401)의 시작 후 어떤 시점에서 수행될 수 있다. 따라서, 전압 (Vpgm_0)은 프로그램 이벤트 (401)의 시작 전압 (예를 들어, 초기 전압이 아닐 수 있음)이 아닐 수 있다.
방법 (400)에서, 활동 (410)에서 사용되는 전압 (Vpgm_0)의 값은 프로그램 이벤트 (401)가 시작되기 전에 메모리 디바이스 (200)의 메모리 구조 (예를 들어, 제어 레지스터에)에 저장될 수 있다. 메모리 구조는 메모리 디바이스 (200)의 제어 유닛 (또는 제어 유닛 외부에 있을 수 있음)의 일부일 수 있다. 메모리 구조는 도 1의 제어 레지스터 (121)와 유사하거나 동일한 제어 레지스터를 포함할 수 있다.
도 4에서, 방법 (400)의 활동 (412)은 메모리 디바이스 (200)의 서브 블록 (예를 들어, 선택된 서브 블록)의 액세스 라인 (예를 들어, 선택된 액세스 라인)에 펄스 (예를 들어, 프로그래밍 전압 펄스)를 인가하는 단계를 포함할 수 있다. 메모리 디바이스 (200)의 제어 유닛은 활동 (412)에서 펄스의 인가를 개시할 수 있다. 펄스는 전압 (Vpgm_0)의 값에 기초한 값 (예를 들어, 볼트 단위)을 갖는 진폭 (V_펄스)를 포함할 수 있다. 예를 들어, 활동 (412)에서 펄스의 진폭은 전압 (Vpgm_0) (예를 들어, V_펄스 = Vpgm_0)과 동일할 수 있다 (같을 수 있다).
활동 (412)은 메모리 디바이스 (200)의 동작 (예를 들어, 기록 동작의 기록 단계)의 일부와 유사 (또는 동일)할 수 있다. 예를 들어, 활동 (412)의 펄스는 메모리 디바이스 (200)의 선택된 액세스 라인에 결합된 메모리 셀(선택된 서브 블록의)에 정보를 저장하기 위해 메모리 디바이스 (200)의 기록 동작 동안 메모리 디바이스 (200)의 선택된 액세스 라인 (예를 들어,도 2의 액세스 라인들 (250a 내지 253a) 중 하나)에 인가되는 펄스를 포함할 수 있다. 활동 (412)의 펄스를 메모리 디바이스 (200)의 액세스 라인에 인가하는 것은 선택된 액세스 라인에 결합된 메모리 디바이스 (200)의 선택된 서브 블록의 선택된 메모리 셀의 임계 전압을 변경 (예를 들어, 증가)시킬 수 있다. 예를 들어, 활동 (412)의 액세스 라인 (예를 들어, 선택된 액세스 라인)은 액세스 라인 (250a) (도 2)을 포함할 수 있고, 서브 블록 (2900) (도 2)은 선택된 서브 블록일 수 있다. 이 예에서, 액세스 라인 (251a, 252a 및 253a) (도 2)은 선택 해제된 액세스 라인일 수 있고, 서브 블록 (2901, 2902 및 2903)은 선택 해제된 서브 블록일 수 있다. 따라서, 이 예에서의 활동 (412)에 펄스를 인가하는 것은 서브 블록 (2900) (선택된 서브 블록)의 메모리 셀 (210)의 임계 전압을 변경할 수 있다.
방법 (400)의 활동 (414)은 단계 (예를 들어, 체크 임계 전압 (Vt) 스테이지)를 수행하는 것을 포함할 수 있으며, 이는 메모리 디바이스 (200)에서의 기록 동작의 기록 검증 단계와 동일할 수 있다. 활동 (414)의 체크 (Vt) (체크 임계 전압) 단계는 선택된 메모리 셀 (예를 들어, 서브 블록 (2900)의 메모리 셀 (210))의 임계 전압이 전압 (PV_선택) (선택된 임계 전압)보다 큰지 여부를 결정 (예를 들어, 확인)하는 단계를 포함할 수 있다. 전압 (PV_선택)는 도 2의 메모리 셀 (210, 211, 212, 213)의 타겟 임계 전압 범위내 타겟 임계 전압에 기초할 수 있다. 예를 들어, 활동 (414)의 체크 (Vt) 단계에서 사용된 전압 (PV_선택)는 도 3 의 전압 (Vpv) (프로그램 검증 전압)의 값일 수 있다. 대안적으로, 활동 (414)의 전압 (PV_선택)는 도 3의 전압 (Vpv)의 값과 다른 값일 수 있다. 예를 들어, 도 6 (아래에서 상세히 설명됨)은 활동 (414)에서 사용된 전압 (PV_선택)에 대한 예를 보여준다.
도 4에 도시된 바와 같이, 방법 (400)의 활동 (416)은 전압 (PV_선택) 보다 더 큰 임계 전압을 갖는 메모리 셀의 수를 카운팅하는 단계를 포함할 수 있다. 활동 (416)의 카운트 값 (P)는 프로그램 이벤트 (401)의 샘플링 동작의 결과이다. 활동 (416)에서, 카운트 값 (P)는 전압 (PV_선택) 보다 더 큰 임계 전압을 갖는 메모리 셀의 수 (수량(quantity))를 표시 (예를 들어, 표현)하는데 사용될 수 있다. 카운트 값 (P)는 프로그램 이벤트 (401)에서 샘플링 동작을 시작하기 전에 (예를 들어, 활동 (410)을 수행하기 전에) 0으로 설정 (예를 들어, P = 0)될 수 있다. 카운트 값 (P)는 활동 (416)에서 0 (P = 0)으로 유지되거나 전압 (PV_선택)보다 큰 임계 전압을 갖는 메모리 셀의 수에 따라 양수 (예를 들어, P = 1 또는 P > 1)로 변경될 수 있다(활동 (412)에서 펄스가 인가된 후). 예를 들어, 카운트 값 (P)는 어떤 메모리 셀도 전압 (PV_선택) 보다 큰 임계 전압을 갖지 않는다는 활동 (416)에서 수행된 카운팅으로부터의 결정에 응답하여 0 (P = 0)으로 유지될 수 있다. 다른 예에서, 카운트 값 (P)는 0보다 클 수 있다. 카운트 값 (P)는 메모리 셀의 바이트 (또는 바이트들)를 나타낼 수 있다. 예를 들어, 1의 카운트 값 (P) (P = 1)은 선택된 메모리 셀 중 8 개의 메모리 셀 (1 바이트의 메모리 셀)이 (PV_선택) 전압보다 큰 개별 임계 전압을 가지고 있음을 나타낼 수 있다. 다른 예에서, 4의 카운트 값 (P) (P = 4)는 선택된 메모리 셀들 중 32 개의 메모리 셀 (8 바이트의 메모리 셀)이 (PV_선택) 전압보다 큰 개별 임계 전압을 갖는다는 것을 나타낼 수 있다.
활동 (418)은 조건 (예를 들어, 샘플링 기준)이 충족 (만족)되는지를 결정하는 것을 포함할 수 있다. 조건은 카운트 값 (P)와 타겟 카운트 값 (T) 사이의 관계를 기반으로 할 수 있다. 상기에서 언급한 바와 같이, 카운트 값 (P)는 전압 (PV_선택)보다 큰 임계 전압 (Vt)을 갖는 메모리 셀의 수를 나타낸다. 활동 (418)에서, 타겟 카운트 값 (T) (예를 들어, 미리 결정된 값)이 선택될 수 있고 (예를 들어, 사용자에 의해 선택됨), 메모리 디바이스 (200)에 저장될 수 있다. 따라서, 타겟 카운트 값 (T)은 프로그램 이벤트 (401)에서 샘플링 동작의 시작 전 (예를 들어, 활동 (410)을 수행하기 전)에 알려진 값이다.
예를 들어, 타겟 카운트 값 (T)는 적어도 하나 (예를 들어, T = 1 또는 T > 1) 로 설정될 수 있다. 타겟 카운트 값 (T)는 프로그램 이벤트 (401)에서 샘플링 동작을 시작하기 전에 (예를 들어, 활동 (410)을 수행하기 전에) 메모리 디바이스 (200)에 저장될 수 있다. 예를 들어, 메모리 디바이스 (200)의 제어 유닛은 본 출원에 설명된 샘플링 동작을 위한 타겟 카운트 값 (T)를 저장하기 위해 제어 레지스터 (도 1의 제어 레지스터 (121)와 유사하거나 동일할 수 있음)를 포함하도록 구성될 수 있다.
활동 (418)에서, 카운트 값 (P)가 적어도 타겟 카운트 값 (T) (예를 들어, P = T 또는 P > T)와 같으면 조건이 충족된다 (예를 들어, 조건이 만족된다). 메모리 디바이스 (200)의 제어 유닛은 카운트 값 (P)가 타겟 카운트 값 (T) 보다 큰 것에(예를 들어, P = T 또는 P > T) 응답하여 조건이 충족됨 (예를 들어, 조건이 만족됨)을 결정할 수 있다.
활동 (418)에서, 카운트 값 (P)이 타겟 카운트 값 (T) 보다 작은 경우 (예를 들어, P < T) 조건이 충족되지 않는다 (예를 들어, 조건이 만족되지 않음). 메모리 디바이스 (200)의 제어 유닛은 카운트 값 (P)가 타겟 카운트 값 (T) 보다 작은 것에 (예를 들어, P < T) 응답하여 조건이 충족되지 않음 (예를 들어, 조건이 만족되지 않음)을 결정할 수 있다.
도 4에서, 활동 (418)의 라벨 "아니오(NO)"는 활동 (418)의 조건이 충족되지 않음을 나타낸다. 이 경우, 방법 (400)은 활동 (420)으로 계속될 수 있다. 활동 (418)의 "예(YES)"라벨은 활동 (418)의 조건이 충족되었음을 나타낸다. 이 경우, 방법 (400)은 활동 (422)으로 계속될 수 있다.
메모리 디바이스 (200)의 대안적인 구성에서, 타겟 카운트 값 (T)는 생략될 수 있다 (예를 들어, 사용되지 않음). 이러한 대안적인 구성에서, 카운트 값 (P)가 1보다 작으면 (예를 들어, P < 1 (예를 들어, 0으로 유지)) 활동 (418)의 조건이 충족되지 않고, 카운트 값 (P)가 적어도 1이면 활동 (418)의 조건이 충족된다 (예를 들어, P = 1 또는 P > 1). 따라서, 메모리 디바이스 (200)의 대안적인 구성에서, 활동 (418)의 조건은 카운트 값 (P)가 1보다 작다는 결정에 응답하여 충족되지 않고, 활동 (418)의 조건은 카운트 값 (P)이 적어도 1이라 결정에 응답하여 충족된다.
도 4에서, 활동 (420)은 (활동 (412)에 인가되는) 펄스의 값을 증가시키는 것을 포함할 수 있다. 펄스의 값을 증가시키는 것은 증분량 (예를 들어, 전압 량)만큼 펄스의 진폭을 증가시키는 것을 포함할 수 있다. 예를 들어, 활동 (420)은 (V_펄스)에서 (V_펄스 + V_델타)로 펄스의 진폭을 증가시킬 수 있으며, 여기서, 델타 (V_델타)는 증분량 (예를 들어, 볼트 단위)이다. 예를 들어, (V_델타)는 다음 프로그램 반복 (예를 들어, 반복된 프로그램 루프에서)에서 펄스의 값 (V_펄스 + V_델타까지)이 선택된 메모리 셀의 임계 전압을 증가시킬 수 있는 값을 가질 수 있다.
도 4에서, 활동 (420)이 수행된 후, 방법 (400)은 반복 시퀀스에 활동(418)의 조건이 충족되지 않는 것에 응답하여 활동 (412, 414, 416 및 420)을 적어도 한 번 더 반복하기 위해 반복 시퀀스 (예를 들어, 반복 루프)를 수행할 수 있다. 전술한 바와 같이, 방법 (400)은 활동 (418)의 조건이 충족 되면 활동 (422)으로 계속될 수 있다.
활동 (422)은 정보 (예를 들어, 오프셋 전압) (V_오프셋)에 대한 값을 결정하는 것을 포함할 수 있다. 정보 (V_오프셋)은 메모리 디바이스 (200)가 후속 프로그램 이벤트 (예를 들어, 프로그램 이벤트 (402))에 대한 시작 전압 (예를 들어, 전압 (Vpgm_0))의 값을 조정 (예를 들어, 증가 또는 감소)하기 위해 사용할 수 있는 오프셋 정보이다.
활동 (422)에서, 메모리 디바이스 (200)는 곡선 맞춤(curve-fit) 모델 계산 또는 룩업 테이블 계산을 사용하여 카운트 값 (P)에 기초하여 정보 (V_오프셋)을 결정할 수 있다. 곡선 맞춤 모델 계산 및 룩업 테이블 계산은 도 6, 도 7 및 도 8을 참조하여 이하에서 설명된다 (도 5의 설명 이후).
도 4에서, 활동 (424)은 정보 (V_오프셋)(활동 (422)에서 결정됨)을 저장하는 것을 포함할 수 있다. 메모리 디바이스 (200)는 정보 (V_오프셋)을 저장하기 위한 메모리 회로부를 포함할 수 있다. 메모리 회로부는 메모리 디바이스 (200)의 제어 유닛의 일부로서 포함될 수 있거나, 메모리 디바이스 (200)의 다른 컴포넌트 (예를 들어, 제어 유닛 외부의 메모리 어레이 영역에)의 일부일 수 있다. 예로서, 메모리 디바이스 (200)의 제어 유닛은 제어 레지스터 (도 1의 제어 레지스터 (121)와 유사하거나 동일할 수 있음)를 포함할 수 있다. 제어 유닛은 제어 레지스터에 정보 (V_오프셋)의 값을 저장하도록 구성될 수 있다.
저장된 정보 (V_오프셋)에 기초하여, 메모리 디바이스 (200)는 후속 프로그램 이벤트에 대한 전압 (Vpgm_0)을 조정할 수 있다. 메모리 디바이스 (200)는 후속 프로그램 이벤트 (예를 들어, 프로그램 이벤트 (402))에 대한 시작 전압 (예를 들어, 초기 프로그래밍 전압)으로 사용될 수 있는 조정된 전압 (예를 들어, 아래에 설명되는 전압 (Vpgm_x))을 생성함으로써 전압 (Vpgm_0)을 조정할 수 있다.
도 4에 도시된 바와 같이, 프로그램 이벤트 (401)는 동작 완료를 포함할 수 있는 활동 (426)을 포함할 수 있다. 활동 (426)에서의 동작은 서브 블록 (2900)의 메모리 셀 (210, 211, 212 및 213) 중에서 선택된 메모리 셀에 정보를 저장하기 위한 기록 동작 (프로그램 이벤트 (401)을 포함 함)의 일부일 수 있다. 저장되는 정보는 한 페이지 또는 다수의 페이지의 정보를 포함할 수 있다. 당업자에게 알려진 바와 같이, 본 출원에서 설명된 상황의 정보 페이지는 다수의 정보 비트를 포함할 수 있다. 이러한 페이지는 하단 페이지, 상단 페이지 및 추가 페이지 (예를 들어, 중간 페이지 또는 추가 페이지) 일 수 있다. 활동 (426)에서 선택된 메모리 셀은 활동 (414 및 416)와 관련된 메모리 셀을 포함할 수 있다. 활동 (426)에서의 동작을 완료하는 것은 서브 블록 (2900)에서 선택된 메모리 셀들에 정보 (예를 들어, 한 페이지 또는 다수의 정보 페이지)를 저장하는 동작을 완료하는 것을 포함할 수 있다. 활동 (426)에서 동작을 완료하는 것은 선택된 메모리 셀이 각각의 타겟 임계 전압에 도달할 때까지 서브 블록 (2900)에서 선택된 메모리 셀의 임계 전압을 변경하는 것을 포함할 수 있다. 활동 (426)에서의 동작은 서브 블록 (2900)에서 선택된 메모리 셀들과 다른 서브 블록 (예를 들어, 서브 블록 (2901))의 선택된 메모리 셀들에 정보를 저장하기 위한 프로그램 이벤트 (402)에서의 동작의 일부와 유사할 수 있다.
도 4에 도시된 바와 같이, 방법 (400)은 전압 (Vpgm_x)를 생성하기 위한 활동 (428)을 포함할 수 있다. 활동 (428)은 프로그램 이벤트 (401)의 일부 또는 프로그램 이벤트 (402)의 일부일 수 있다. 활동 (428)은 정보 (V_오프셋)에 기초하여 전압 (Vpgm_x)를 생성할 수 있다. 메모리 디바이스 (200)는 정보 (V_오프셋) 및 전압 (Vpgm_0)에 응답하여 (예를 들어, 메모리 디바이스 (200)의 제어 유닛에 의해) 결정된 전압 (Vpgm_x)의 값을 결정할 수 있다. 전압 (Vpgm_x)는 정보 (V_오프셋) 및 전압 (Vpgm_0) (예를 들어, 디폴트 프로그래밍 전압)의 함수일 수 있다. 예를 들어, 전압 (V pgm _x)는 정보 (V_오프셋) (예를 들어, V pgm _x = Vpgm_0 + V_오프셋)에 기초한 전압 량만큼 전압 (Vpgm_0)보다 클 수 있다. 다른 예에서, 전압 (V pgm _x)는 전압 (Vpgm _0) 보다 작을 수 있다 (예를 들어, V pgm _x = Vpgm_0 - V_오프셋).
도 4의 활동 (428)에서, 전압 (Vpgm_x)는 카운트 값(P) (활동 (416)에서 생성됨)와 타겟 카운트 값 (T) (예를 들어, 미리 결정된 값) 사이의 차이에 기초하여 전압 (Vpgm_0)보다 크거나 전압 (Vpgm_0)보다 작을 수 있다. 예를 들어, 카운트 값 (P)이 상대적으로 작은 차이 (예를 들어, 최대 1의 계수만큼 P < T)만큼 타겟 카운트 값 (T) 보다 큰 (예를 들어, P > T) 메모리 디바이스 (200)에 의한 결정에 기초하여, 전압 (Vpgm_x)는 전압 (Vpgm_0)보다 클 수 있다 (예를 들어, Vpgm_x = Vpgm_0 + V_오프셋). 전압 (Vpgm_0) (예를 들어, Vpgm_x = Vpgm_0 + V_오프셋)에 비해 더 높은 전압 (Vpgm_x)은 후속 동작 (예를 들어, 프로그램 이벤트 (402))이 보다 공격적(aggressive)이도록 하는 것을 허용하여 선택된 메모리 셀이 상대적으로 더 짧은 시간에 타겟 임계 전압에 도달하도록 허용한다(전압(Vpgm_0)을 사용하여 후속 동작을 수행하는 것과 비교하여).
다른 예에서, 카운트 값 (P)가 상대적으로 큰 차이 (예를 들어, 1보다 큰 인자만큼 P > T)만큼 타겟 카운트 값 (T) (예를 들어, P > T)보다 크다는 메모리 디바이스 (200)에 의한 결정에 기초하여, 전압 (Vpgm_x)는 전압 (Vpgm_0)보다 작을 수 있다 (예를 들어, Vpgm_x = Vpgm_0-V_오프셋). 전압 (Vpgm_0)에 비해 (Vpgm_x)가 낮으면 후속 동작 (예를 들어, 프로그램 이벤트 (402))이 덜 공격적일 수 있어서 후속 동작에서 선택된 메모리 셀의 오버 프로그래밍(over-programming)을 방지한다(전압(Vpgm_0)을 사용하여 후속 동작을 수행하는 것과 비교하여). 전술한 바와 같이, 전압 (Vpgm_x)은 프로그램 이벤트 (402)에서 시작 전압으로 사용될 수 있다.
방법 (400)의 프로그램 이벤트 (402)는 정보 (V_오프셋)이 프로그램 이벤트 (401)에서 계산된 후 및 프로그램 이벤트 (401)의 활동 (426) 전 (또는 활동 (426) 후에) 발생할 수 있다. 도 4에 도시된 바와 같이, 방법 (400)은 프로그램 이벤트 (402)의 활동 (430)에서 전압 (Vpgm_x)를 사용하는 것을 포함할 수 있다. 프로그램 이벤트 (402)는 프로그램 이벤트 (401)가 수행되는 서브 블록 (예를 들어, 서브 블록 (2900))과 상이할 수 있는 메모리 디바이스 (200)의 서브 블록 (예를 들어, 서브 블록 (2901, 2902 또는 2903))에서 수행되는 후속 프로그램 이벤트 (프로그램 이벤트 (401) 이후에 수행됨)일 수 있다.
프로그램 이벤트 (402)는 메모리 디바이스 (200)의 서브 블록 (예를 들어, 서브 블록 (2901, 2902 또는 2903))의 메모리 셀들 (210, 211, 212 및 213) 중 선택된 메모리 셀들에 정보 (예를 들어, 사용자 데이터)를 저장하기 위한 기록 동작의 일부일 수 있다. 메모리 디바이스 (200)는 프로그램 이벤트 (402)를 시작하기 위한 명령 (예를 들어, 기록 명령)을 수신할 수 있다. 명령은 외부 디바이스 (예를 들어, 프로세서 또는 메모리 컨트롤러)로부터 메모리 디바이스 (200)로 발송될 수 있다.
도 4에서, 활동 (432, 434, 436, 438 및 440)은 메모리 디바이스 (200)의 메모리 셀 (210, 211, 212 및 213) 중에서 선택된 메모리 셀에 정보를 저장하기 위한 기록 동작 (프로그램 이벤트 (402)를 포함)의 일부일 수 있다. 메모리 디바이스 (200)는 선택된 메모리 셀이 개별 타겟 임계 전압에 도달할 때까지 선택된 메모리 셀의 임계 전압을 변경하기 위해 활동 (432, 434, 436, 438 및 440)을 수행할 수 있다.
활동 (430)은 프로그램 이벤트 (402)의 시작 (처음)에서 수행될 수 있다. 따라서, 전압 (Vpgm_x)은 프로그램 이벤트 (402)의 시작 전압 (예를 들어, 초기 전압)일 수 있다. 대안적으로 (예를 들어, 메모리 디바이스 (200)의 대안적인 구성에서), 활동 (430)은 프로그램 이벤트 (402)의 시작 후 어떤 시점에서 수행될 수 있다. 따라서, 전압 (Vpgm_x)은 프로그램 이벤트 (402)의 시작 전압 (예를 들어, 초기 전압이 아닐 수 있음)이 아닐 수 있다.
도 4에 도시된 바와 같이, 활동 (432)은 메모리 디바이스 (200)의 서브 블록의 액세스 라인에 펄스 (예를 들어, 프로그래밍 전압 펄스)를 인가하는 것을 포함할 수 있다. 활동 (432)의 액세스 라인은 프로그램 이벤트 (402)에 정보를 저장하도록 선택된 메모리 디바이스 (200)의 선택된 메모리 셀에 결합된 액세스 라인을 포함할 수 있다. 예를 들어, 활동 (432)의 액세스 라인은 서브 블록 (2901)의 메모리 셀 (210)이 프로그램 이벤트 (402)에 정보를 저장하도록 선택되면 서브 블록 (2901)의 액세스 라인 (250a)을 포함할 수 있다. 다른 예에서, 활동 (432)의 액세스 라인은 서브 블록 (2901)의 메모리 셀 (211)이 프로그램 이벤트 (402)에 정보를 저장하도록 선택되면 서브 블록 (2901)의 액세스 라인 (251a)을 포함할 수 있다.
활동 (432)의 펄스는 전압 (Vpgm_x)의 값에 기초한 값 (예를 들어, 볼트 단위)을 갖는 진폭 (V_펄스_x)를 포함할 수 있다. 예를 들어, 활동 (432)에서 펄스의 진폭은 전압 (Vpgm_x) (예를 들어, V_펄스_x = Vpgm_x)와 같을 수 있다 (동일). 활동 (412)과 비교하여, 활동 (432)의 초기 펄스는 활동 (412)의 초기 펄스의 진폭보다 큰 진폭을 가질 수 있다. 예를 들어, 각각의 활동 (412 및 432)은 펄스가 초기 펄스 (예를 들어, 시퀀스의 제 1 펄스) 및 초기 펄스 이후의 후속 펄스를 포함하는 액세스 라인에 펄스의 시퀀스 (다수의 펄스)를 인가할 수 있다. 활동 (432)을 활동 (412)과 비교함에 있어서, 활동 (432)에서 초기 펄스의 진폭 (예를 들어, 진폭 (V_펄스_x))은 활동 (412)에서 초기 펄스의 진폭 (예를 들어, 진폭 (V_펄스_0))보다 클 수 있다.
방법 (400)의 활동 (434)은 기록 검증 단계 (체크 Vt 단계)를 수행하는 것을 포함할 수 있다. 기록 검증 단계를 수행하는 것은 선택된 액세스 라인 (활동 (432)에 펄스가 인가되는)에 결합된 메모리 셀의 임계 전압 (Vt)이 타겟 임계 전압 (타겟 (Vt))에 도달 하는지 여부를 결정 (예를 들어, 체크)하는 것을 포함할 수 있다. 전술한 바와 같이, 메모리 디바이스 (200)의 메모리 셀 내의 타겟 (Vt)는 선택된 메모리 셀에 저장될 정보의 값을 나타낼 수 있다. 예를 들어, 활동 (434)의 타겟(Vt)는 도 3의 임계 전압 범위 (311) 내의 임계 전압일 수 있다. 이 예에서, 활동 (434)은 선택된 메모리 셀 각각의 임계 전압이 전압 (Vpv) (예를 들어, 프로그램 검증 전압)보다 큰 지 여부를 결정 (예를 들어, 비교)하는 것을 포함할 수 있다.
방법 (400)의 활동 (436)은 선택된 메모리 셀 모두가 개별 타겟 임계 전압에 도달하는지 여부를 결정하는 것을 포함할 수 있다. 도 4에서, 활동 (436)에서 "아니오(NO)"라는 라벨(label)은 선택된 메모리 셀의 전부 (전부는 아님)보다 적은 수가 각각의 타겟 임계 전압에 도달함을 나타낸다. 이 경우, 방법 (400)은 활동 (438)을 계속할 수 있다. 활동 (436)에서 라벨 "예"는 선택된 모든 메모리 셀이 각각의 타겟 임계 전압에 도달함을 나타낸다. 이 경우, 방법 (400)은 활동 (440)을 계속할 수 있다.
활동 (438)은 펄스(활동 (432)에 인가되는)의 값을 증가시키는 것을 포함할 수 있다. 펄스의 값을 증가시키는 것은 증분량 (예를 들어, 전압 량)만큼 펄스의 진폭을 증가시키는 것을 포함할 수 있다. 예를 들어, 활동 (438)은 (V_펄스_x)에서 (V_펄스_x + V_델타_x)로 펄스의 진폭을 증가시킬 수 있고, 여기서 (V_델타_x)는 증분량 (예를 들어, 볼트 단위)이다. 증분량 (V_델타_x)는 증분량 (V_델타)(활동 (420)에서 상기에서 설명된)와 같거나 (동일하거나) 다를 수 있다(동일하지 않은).
활동 (438)이 수행된 후, 방법 (400)은 선택된 메모리 셀 모두가 각각의 타겟 임계 전압에 도달할 때까지 활동 (432, 434 및 436)을 적어도 한 번 더 반복하기 위해 반복 시퀀스 (예를 들어, 반복 루프)를 수행할 수 있다. 전술한 바와 같이, 방법 (400)은 선택된 메모리 셀 모두가 각각의 타겟 임계 전압에 도달하면 활동 (440)을 계속할 수 있다.
활동 (440)은 선택된 메모리 셀 모두가 각각의 타겟 임계 전압에 도달하면 동작을 완료하는 것을 포함할 수 있다. 활동 (440)에서의 동작은 프로그램 이벤트 (402)를 포함하는 기록 동작의 일부일 수 있다.
방법 (400)은 메모리 디바이스 (200)의 추가로 선택된 메모리 셀에 정보를 저장하기 위한 또 다른 기록 동작의 일부로서 프로그램 이벤트 (402)를 반복할 수 있다. 반복된 프로그램 이벤트 (402)의 추가 메모리 셀은 프로그램 이벤트 (402)가 수행되는 서브 블록 (예를 들어, 서브 블록 (2900))과 다른 서브 블록 (예를 들어, 서브 블록 (2901, 2902 또는 2903))에 포함될 수 있다. 메모리 디바이스 (200)는 반복된 프로그램 이벤트 (402)에서 (또는 반복된 프로그램 이벤트 (402)의 다수의 발생에서) 동일한 전압 (Vpgm_x) (예를 들어, 초기 펄스에서)을 사용할 수 있다.
전술한 방법 (400)은 도 4에 도시된 활동에 비해 더 적거나 더 많은 활동을 포함할 수 있다. 예를 들어, 방법 (400)의 프로그램 이벤트 (402)는 단순화를 위해 도 4에서 생략된 메모리 디바이스 (예를 들어, 메모리 디바이스 (200))의 기록 동작의 다른 활동을 포함할 수 있다.
도 4에서, 메모리 디바이스 (200)는 외부 디바이스로부터의 개입없이 (프로그램 이벤트 (401)의 일부인) 샘플링 동작을 시작할 수 있다. 이러한 외부 디바이스의 예는 메모리 컨트롤러, 프로세서 (예를 들어, 호스트에 포함된 프로세서) 및 메모리 디바이스 (200) 외부의 다른 컨트롤러를 포함한다. 예를 들어, 메모리 디바이스 (200)는 외부 디바이스로부터 샘플링 동작을 시작하기 위한 특정 명령을 수신하지 않고 메모리 디바이스 (200)의 기록 동작의 일부로서 프로그램 이벤트 (401)에서 (예를 들어, 활동 (410)에서) 샘플링 동작을 시작할 수 있다. 대안적으로 (또는 추가적으로), 메모리 디바이스 (200)는 특정 명령 (예를 들어, 외부 디바이스 (예를 들어, 메모리 컨트롤러 또는 프로세서)로부터 샘플링 동작을 시작하기 위한 특정 명령)에 응답하여 프로그램 이벤트 (401)에서 샘플링 동작을 시작할 수 있다.
전술한 바와 같이, 프로그램 이벤트 (401)에서의 샘플링 동작 (오프셋 정보를 생성하기 위한)은 서브 블록 (2900)에서 수행되는 기록 동작 (예를 들어, 사용자 정보를 저장하기 위한 기록 동작)의 일부일 수 있다. 대안적으로, 샘플링 동작은 서브 블록 (2900)에서 수행되는 기록 동작 (예를 들어, 사용자 정보를 저장하기 위한 기록 동작)의 일부가 되지 않고 메모리 디바이스 (200)에 의해 개시되는 독립적 동작일 수 있다.
메모리 디바이스 (200)는 주기적 간격 또는 비 주기적 간격으로 샘플링 동작을 수행하도록 구성될 수 있다. 예를 들어, 메모리 디바이스 (200)는 다수 (예를 들어, 미리 결정된 수)의 기록 동작, 소거 동작, 판독 동작, 또는 임의의 수의 기록 동작, 소거 동작 및 판독 동작의 임의의 조합 후에 샘플링 동작을 수행할 수 있다. 다른 예에서, 메모리 디바이스 (200)는 정전 후 또는 정전 이벤트와 다른 미리 결정된 이벤트 (또는 이벤트) 후에 샘플링 동작을 수행할 수 있다.
도 5는 본 출원에 설명된 일부 실시예에 따른 프로그램 이벤트 (501 및 502)의 동작 동안 다수의 샘플링 동작을 수행하는 방법 (500)에 대한 흐름도이다. 방법 (500)은 도 1의 메모리 디바이스 (100) 또는 도 2의 메모리 디바이스 (200)와 같은 메모리 디바이스에 의해 수행될 수 있다. 방법 (500)의 일부 (예를 들어, 또는 전체 방법)는 방법 (500)에서 사용되는 메모리 디바이스의 제어 유닛에 의해 수행 (예를 들어, 제어)될 수 있다. 이러한 제어 유닛은 도 1의 제어 유닛 (118)과 유사할 수 있다 (또는 동일할 수 있다). 방법 (500)에서 사용되는 메모리 디바이스의 제어 유닛은 방법 (500)을 수행하기 위해 특정 펌웨어, 하드웨어 또는 소프트웨어 또는 펌웨어, 하드웨어 및 소프트웨어의 임의의 조합을 포함하도록 구성될 수 있다. 단순화를 위해, 방법 (500)에서 설명된 메모리 디바이스는 메모리 디바이스 (200)를 참조한다. 그러나, 방법 (500)에 설명된 메모리 디바이스는 또한 메모리 디바이스 (100) 또는 메모리 디바이스 (100 및 200)와 상이한 다른 메모리 디바이스를 지칭할 수 있다.
메모리 디바이스 (200)는 방법 (400) (도 4) 또는 방법 (500) (도 5)을 수행하도록 구성될 수 있다. 대안적으로, 메모리 디바이스 (200)는 상이한 시간에 방법 (400 및 500) 둘 모두를 수행하도록 구성될 수 있다.
방법 (500)은 방법 (400)의 일부 활동과 유사한 (또는 동일한) 활동 (예를 들어, 동작)을 포함할 수 있다. 따라서, 단순성을 위해, 방법 (400)과 방법 (500) 사이의 유사하거나 동일한 활동에는 동일한 라벨이 주어지고 반복되지 않는다. 방법 400 (도 4)과 방법 500 (도 5)의 차이점은 메모리 디바이스(200)의 서로 다른 서브 블록에서 사용하기 위해 다수의 조정된 전압 (예를 들어, 하나 초과의 시작 전압)을 생성하기 위한 다수의 샘플링 동작 (예를 들어, 연속적인 샘플링 동작)을 포함한다. 예를 들어, 도 4를 참조하여 전술한 바와 같이, 메모리 디바이스 (200)는 블록의 서브 블록에 있는 메모리 셀의 샘플링 동작 (예를 들어, 단일 샘플링 동작에 기반)에 기초하여 조정된 전압 (예를 들어, Vpgm_x)을 생성할 수 있다. 그런 다음, 메모리 디바이스 (200)는 조정된 전압을 블록의 다른 서브 블록 또는 나머지 서브 블록에서 시작 전압으로 사용할 수 있다.
도 5에서, 메모리 디바이스 (200)는 방법 (500)을 사용하여 다수의 개별 샘플링 동작 (예를 들어, 연속적인 샘플링 동작에 기반)에 기초하여 다수의 조정된 전압 (예를 들어, 다수의 시작 전압)을 생성할 수 있다. 그런 다음, 메모리 디바이스 (200)는 조정된 전압을 블록의 다른 서브 블록 또는 나머지 서브 블록에서 시작 전압으로 사용할 수 있다.
도 5에 도시된 바와 같이, 프로그램 이벤트 (501)는 도 4의 방법 (400)의 프로그램 이벤트 (401)의 활동과 동일할 수 있는 활동을 포함할 수 있다. 도 4를 참조하여 전술한 바와 같이, 프로그램 이벤트 (401)는 전압 (Vpgm_x)를 생성하는데 사용될 수 있는 정보 (V_오프셋)을 결정 (예를 들어, 계산)하기 위한 샘플링 동작을 포함할 수 있다. 따라서, 도 5의 프로그램 이벤트 (501)는 도 4의 방법 (400)의 프로그램 이벤트 (401)를 참조하여 전술한 방식으로 전압 (Vpgm_x)를 생성할 수 있다. 전압 (Vpgm_x)은 프로그램 이벤트 (502)에 대한 시작 전압으로 사용될 수 있다.
도 5에서, 프로그램 이벤트 (501 및 502)는 메모리 디바이스 (200)의 상이한 서브 블록에서 수행될 수 있다. 예를 들어, 프로그램 이벤트 (501)는 서브 블록 (2900)에서 수행될 수 있고, 프로그램 이벤트 (502)는 상이한 시간에 서브 블록 (2901, 2902, 또는 2903)에서 수행될 수 있다. 이 예에서, 프로그램 이벤트 (501)는 서브 블록 (2900) 중 서브 블록의 메모리 셀의 일부의 임계 전압을 샘플링하기 위한 샘플링 동작을 포함할 수 있다. 서브 블록 (2900)으로부터의 샘플링 동작의 결과는 서브 블록 (2901)에 대한 시작 전압을 조정하는데 사용될 수 있다. 프로그램 이벤트 (502)는 서브 블록 (2901) 중 서브 블록의 메모리 셀의 일부의 임계 전압을 샘플링하기 위한 샘플링 동작을 포함할 수 있다. 서브 블록 (2901)으로부터의 샘플링 동작의 결과는 서브 블록 (2902)에 대한 시작 전압을 조정하는데 사용될 수 있다. 프로그램 이벤트 (502)는 서브 블록 (2902) 중 서브 블록의 메모리 셀의 일부의 임계 전압을 샘플링하기 위한 샘플링 동작을 포함할 수 있다. 서브 블록 (2902)으로부터의 샘플링 동작의 결과는 서브 블록 (2903)에 대한 시작 전압을 조정하는데 사용될 수 있다.
대안적으로, 프로그램 이벤트 (501 및 502)는 메모리 디바이스 (200)의 동일한한 서브 블록에서 수행될 수 있다. 그러나, 프로그램 이벤트 (501)는 서브 블록의 상이한 액세스 라인에 결합된 메모리 셀에서 수행될 수 있다. 예를 들어, 프로그램 이벤트 (501)는 액세스 라인 (250a) (도 2)에 결합된 서브 블록 (2900)의 메모리 셀에서 수행될 수 있고, 프로그램 이벤트 (502)는 액세스 라인 (251a)(도 2)에 결합된 서브 블록 (2900)의 메모리 셀에서 수행될 수 있다. 프로그램 이벤트 (502)의 제 1 반복은 서브 블록 (2902)에 메모리 셀에 대해 수행될 수 있다. 프로그램 이벤트 (502)의 제 2 반복은 서브 블록 (2902)에 메모리 셀에 대해 수행될 수 있다.
특정 액세스 라인 (예를 들어, 도 2의 액세스 라인 (250a))에 결합된 메모리 셀에서 수행된 샘플링 동작의 결과는 특정 액세스 라인 (예를 들어, 액세스 라인 (250a))에 결합된 다른 서브 블록의 메모리 셀의 시작 전압을 조정하는 데 사용될 수 있다. 예를 들어, 서브 블록 (2900)의 액세스 라인 (250a)에 결합된 메모리 셀들에 대해 수행된 샘플링 동작의 결과는 각각의 서브 블록 (2901, 2902 및 2903)에서 액세스 라인 (250a)에 결합된 메모리 셀들에 대한 시작 전압을 조정하는데 사용될 수 있다. 다른 예에서, 서브 블록 (2900)의 액세스 라인 (251a)에 결합된 메모리 셀들에 대해 수행된 샘플링 동작의 결과는 각각의 서브 블록 (2901, 2902 및 2903)에서 액세스 라인 (251a)에 결합된 메모리 셀들에 대한 시작 전압을 조정하는데 사용될 수 있다. 다른 예에서, 서브 블록 (2900)의 액세스 라인 (252a)에 결합된 메모리 셀들에 대해 수행된 샘플링 동작의 결과는 각각의 서브 블록 (2901, 2902 및 2903)에서 액세스 라인 (252a)에 결합된 메모리 셀들에 대한 시작 전압을 조정하는데 사용될 수 있다. 다른 예에서, 서브 블록 (2900)의 액세스 라인 (253a)에 결합된 메모리 셀들에 대해 수행된 샘플링 동작의 결과는 각각의 서브 블록 (2901, 2902 및 2903)에서 액세스 라인 (253a)에 결합된 메모리 셀들에 대한 시작 전압을 조정하는데 사용될 수 있다.
도 5에 도시된 바와 같이, 프로그램 이벤트 (502)는 활동 (510)에서 전압 (Vpgm_i)를 사용하는 것을 포함할 수 있다. 전압 (Vpgm_i)는 프로그램 이벤트 (501)에서 샘플링 동작에 기초하여 생성된 전압 (Vpgm_x)과 동일할 수 있다 (예를 들어, 서브 블록 (2900)에서 수행됨). 전압 (Vpgm_i)는 프로그램 이벤트 (502)가 수행될 때마다 조정될 수 있다. 전술한 바와 같이, 방법 (500)은 다수의 시작 전압을 생성하기 위한 다수의 샘플링 동작을 포함할 수 있다. 활동 (510)은 후속 이벤트의 시작 전압을 조정하기 위한 오프셋 정보를 결정하기 위한 프로그램 이벤트 (502)에서 샘플링 동작의 시작일 수 있다. 프로그램 이벤트 (502)의 다른 활동은 프로그램 이벤트 (501)의 활동과 유사할 수 있다.
예를 들어, 활동 (514, 516, 518, 520, 522 및 524)은 프로그램 이벤트 (401) (도 4)의 활동 (414, 416, 418, 420, 422 및 424)과 각각 유사할 수 있다. 활동 (514, 516, 518, 520, 522 및 524)은 정보 (V_오프셋_i) (오프셋 정보)를 결정하고 정보 (V_오프셋_i)를 저장할 수 있다.
저장된 정보 (V_오프셋_i)에 기초하여, 메모리 디바이스 (200)는 후속 프로그램 이벤트에 대한 전압 (Vpgm_i)를 조정할 수 있다. 메모리 디바이스 (200)는 후속 프로그램 이벤트 (예를 들어, 프로그램 이벤트(502)의 반복)에 대한 시작 전압 (예를 들어, 초기 프로그래밍 전압)으로 사용될 수 있는 조정된 전압 (예를 들어, 전압 (Vpgm_j), 후술됨)을 생성함으로써 전압 (Vpgm_i)를 조정할 수 있다.
도 5에 도시된 바와 같이, 프로그램 이벤트 (502)는 동작 완료를 포함할 수 있는 활동 (526)을 포함할 수 있다. 활동 (526)에서의 동작은 서브 블록 (2901, 2902 및 2903) 중 선택된 서브 블록의 메모리 셀 (210, 211, 212 및 213) 중 선택된 메모리 셀에 정보 (예를 들어, 페이지 또는 다수의 정보)를 저장하기 위한 프로그램 이벤트 (502)를 포함하는 기록 동작의 일부일 수 있다. 따라서, 활동 (426)에서의 동작은 선택된 메모리 셀이 각각의 타겟 임계 전압에 도달할 때까지 선택된 서브 블록에서 선택된 메모리 셀의 임계 전압을 변경하는 것을 포함할 수 있다.
도 5에 도시된 바와 같이, 방법 (500)은 전압 (Vpgm_j) (예를 들어, 조정된 전압)를 생성하기 위한 활동 (528)을 포함할 수 있다. 활동 (528)은 정보 (V_오프셋_i)에 기초하여 전압 (Vpgm_j)를 생성할 수 있다. (Vpgm_j)는 정보 (V_오프셋_j) 및 전압 (Vpgm_j)에 응답하여 결정된다(예를 들어, 메모리 디바이스 (200)의 제어 유닛에 의해). 전압 (Vpgm_j)는 정보 (V_오프셋_i) 및 전압 (Vpgm_i)의 함수일 수 있다. 예를 들어, 전압(Vpgm_j)은 정보 (V_오프셋_i) 에 기초한 전압량만큼 전압 (Vpgm_i)보다 클 수 있다 (예를 들어, Vpgm_j = Vpgm_i + V_오프셋_i). 예를 들어, 전압(Vpgm_j)은 정보 (V_오프셋_i) 에 기초한 전압량만큼 전압 (Vpgm_i)보다 작을 수 있다 (예를 들어, Vpgm_j = Vpgm_i - V_오프셋_i).
도 5에 도시된 바와 같이, 방법 (500)은 후속 프로그램 이벤트 (예를 들어, 프로그램 이벤트 (502)의 반복)에 대한 시작 전압으로서 사용될 수 있는 전압 (Vpgm_i)를 조정하기 위한 활동 (530)을 포함할 수 있다. 예를 들어, 프로그램 이벤트 (502)가 다른 서브 블록의 선택된 메모리 셀에서 (또는 대안적으로, 다른 액세스 라인에 결합된 선택된 메모리 셀에서) 반복되기 전에, 활동 (530)은 전압 (Vpgm_i)를 전압 (Vpgm_j)로 대체 (예를 들어, 업데이트)함으로써 전압 (Vpgm_i)를 조정할 수 있다. 따라서, 반복되는 프로그램 이벤트 (502)의 활동 (510)에서, 전압 (Vpgm_i)는 전압 (Vpgm_j)로 대체될 수 있다.
특정 서브 블록 (예를 들어, 서브 블록 (2900))의 프로그램 이벤트 (502)에서의 샘플링 동작에서, 메모리 디바이스 (200)는 액세스 라인 (250a)에 결합된 특정 서브 블록의 선택된 메모리 셀을 샘플링할 수 있다. 샘플링 동작의 결과에 기초하여, 메모리 디바이스 (200)는 정보 (V_오프셋_0) 및 전압 (Vpgm_0')(예를 들어, 조정된 전압)을 생성할 수 있다. (Vpgm_0')는 정보 (V_오프셋_0) 및 전압 (Vpgm_x)에 응답하여 결정된다(예를 들어, 메모리 디바이스 (200)의 제어 유닛에 의해). 전압 (Vpgm_0')은 정보 (V_오프셋_0) 및 전압 (Vpgm_x)에 기반할 수 있다 (예를 들어, 함수). 예를 들어, Vpgm_0'= Vpgm_x + V_오프셋_0 또는 Vpgm_0'= Vpgm_x - V_오프셋_0이다. 메모리 디바이스 (200)는 다른 액세스 라인 (예를 들어, 도 2의 액세스 라인 (251a))에 연결된 특정 서브 블록의 메모리 셀에 대한 시작 전압으로서 전압(Vpgm_0')을 사용할 수 있다.
다른 예에서, 특정 서브 블록 (예를 들어, 서브 블록 (2900))의 다른 프로그램 이벤트 (502) (예를 들어, 제 1 반복 프로그램 이벤트 (502))의 샘플링 동작에서, 메모리 디바이스 (200)는 액세스 라인 (251a)에 결합된 (해당 특정 서브 블록의) 선택된 메모리 셀을 샘플링할 수 있다. 샘플링 동작의 결과에 기초하여, 메모리 디바이스 (200)는 오프셋 정보 (V_오프셋_1) 및 전압 (Vpgm_1)(예를 들어, 조정된 전압)을 생성할 수 있다. (Vpgm_1)는 정보 (V_오프셋_1) 및 전압 (Vpgm_0')에 응답하여 결정된다(예를 들어, 메모리 디바이스 (200)의 제어 유닛에 의해). 전압 (Vpgm_1)은 정보 (V_오프셋_1) 및 전압 (Vpgm_0')에 기반할 수 있다 (예를 들어, 함수). 예를 들어, Vpgm_1= Vpgm_0' + V_오프셋_1 또는 Vpgm_1= Vpgm_0' - V_오프셋_1이다. 메모리 디바이스 (200)는 다른 액세스 라인 (예를 들어, 도 2의 액세스 라인 (252a))에 연결된 특정 서브 블록의 메모리 셀에 대한 시작 전압으로서 전압(Vpgm_1)을 사용할 수 있다.
다른 예에서, 특정 서브 블록 (예를 들어, 서브 블록 (2900))의 다른 프로그램 이벤트 (502) (예를 들어, 제 2 반복 프로그램 이벤트 (502))의 샘플링 동작에서, 메모리 디바이스 (200)는 액세스 라인 (252a)에 결합된 해당 특정 서브 블록의 선택된 메모리 셀을 샘플링할 수 있다. 샘플링 동작의 결과에 기초하여, 메모리 디바이스 (200)는 오프셋 정보 (V_오프셋_2) 및 전압 (Vpgm_2)(예를 들어, 조정된 전압)을 생성할 수 있다. (Vpgm_2)는 정보 (V_오프셋_2) 및 전압 (Vpgm_1)에 응답하여 결정된다(예를 들어, 메모리 디바이스 (200)의 제어 유닛에 의해). 전압 (Vpgm_2)은 정보 (V_오프셋_2) 및 전압 (Vpgm_1)에 기반할 수 있다 (예를 들어, 함수). 예를 들어, Vpgm_2= Vpgm_1 + V_오프셋_2 또는 Vpgm_2= Vpgm_1 - V_오프셋_2이다. 메모리 디바이스 (200)는 다른 액세스 라인 (예를 들어, 도 2의 액세스 라인 (253a))에 연결된 특정 서브 블록의 메모리 셀에 대한 시작 전압으로서 전압(Vpgm_2)을 사용할 수 있다.
방법 (400)에서와 같이, 메모리 디바이스 (200)는 외부 디바이스로부터의 개입이 있거나 없이 방법 (500)에서 샘플링 동작을 수행할 수 있다. 예를 들어, 메모리 디바이스 (200)는 외부 디바이스로부터 샘플링을 수행하기 위한 특정 명령 (예를 들어, 샘플링 명령)없이 전압 (Vpgm_0, Vpgm_1 및 Vpgm_2)를 생성하는 샘플링 동작을 수행할 수 있다. 대안적으로, 메모리 디바이스 (200)는 외부 디바이스로부터 샘플링 동작을 수행하기 위한 특정 명령 (예를 들어, 샘플링 명령)에 응답하여 전압 (Vpgm_0, Vpgm_1 및 Vpgm_2)를 생성하는 샘플링 동작을 수행할 수 있다.
도 6은 본 출원에 설명된 일부 실시예에 따른, 메모리 디바이스 (200)의 다수의 메모리 셀에 대한 임계 전압 범위 (611, 612, 613, 614 및 615)를 각각 보여주는 곡선 (601, 602, 603, 604 및 605)의 그래프이다. 전술한 바와 같이, 메모리 디바이스 (200)의 메모리 셀들의 임계 전압은 사이클링 (예를 들어, 기록 및 소거 동작의 반복된 사이클)으로 인해 시프트될 수 있다. 도 6에서, 곡선 (601, 602, 603, 604 및 605)은 이러한 사이클링 후 메모리 셀의 임계 전압 범위의 예를 나타낼 수 있다. 도 6은 5 개의 곡선 (601, 602, 603, 604 및 605) 및 5 개의 대응하는 임계 전압 범위 (611, 612, 613, 614 및 615)를 본 출원에서의 논의를 돕기 위한 예로서 도시한다. 그러나, 메모리 디바이스 (200)의 메모리 셀은 5 개 이상의 임계 전압 범위를 가질 수 있다.
곡선 (601, 602, 603, 604 및 605)은 메모리 디바이스 (200)의 다수의 메모리 셀의 특성 (예를 들어, 알려진 고유 속성)에 기초하여 생성될 수 있다. 곡선 (601, 602, 603, 604 및 605) 각각은 메모리 디바이스 (200)의 다수의 메모리 셀에 대한 임계 전압의 정규 분포 (예를 들어, 가우스 분포)를 나타낼 수 있다. 메모리 디바이스 (200)는 곡선 (601, 602, 603, 604 및 605) 중 어느 곡선이 메모리 디바이스 (200)의 수명 동안 특정 시간에 메모리 디바이스 (200)의 메모리 셀의 임계 전압 범위를 나타내는 후보가 될 수 있는지를 결정 (예를 들어, 예측)하기 위해 샘플링 동작을 수행하도록 구성될 수 있다. 특정 곡선 (곡선 (601, 602, 603, 604 및 605) 중)이 결정된 후, 메모리 디바이스 (200)는 프로그램 이벤트 (예를 들어, 후속 프로그램 이벤트)에 대한 시작 전압 값을 조정하기 위해 특정 곡선에 기초하여 오프셋 정보 (예를 들어, 정보 (V_오프셋))에 대한 전압 값을 계산할 수 있다.
도 4 및 도 5를 참조하여 전술한 바와 같이, 메모리 디바이스 (200)는 카운트 값 (P)(샘플링 동작의 결과인)을 결정하기 위해 샘플링 동작을 수행할 수 있다. 전술한 바와 같이, 카운트 값 (P)는 임계 전압이 전압 (PV_선택) (선택된 임계 전압)보다 큰 (초과하는) 임계 전압을 갖는 메모리 셀의 수(수량)를 나타낼 수 있다(예를 들어, 표현). 도 6에서, 전압 (PV_선택) 보다 큰 임계 전압을 갖는 메모리 셀의 수는 전압 (PV_선택)에서 개별적으로 임계 전압 범위 (611, 612, 613, 614 및 615)의 상한치 (611H, 612H, 613H, 614H 및 615H) 방향에서 라인 (625)의 오른쪽에 있는 곡선 (601, 602, 603, 604 및 605)의 부분에 의해 표현되는 메모리 셀일 수 있다. 도 6에 도시된 바와 같이, 상한치 (611H, 612H, 613H, 614H 및 615H)은 각각 곡선 (601, 602, 603, 604 및 605)의 상단 꼬리 근처에 있을 수 있다. 도 6은 라인 (625)을 따라 5 개의 지점 (611P, 612P, 613P, 614P 및 615P)에 대응할 수 있는 5 개의 상이한 카운트 값 (P)의 예를 도시한다. 각각의 지점 (611P, 612P, 613P, 614P, 615P)은 해당 특정 곡선과 선 (625)의 인터섹션에서 곡선 (601, 602, 603, 604 및 605) 중 특정 곡선상의 지점이 될 수 있다. 라인 (625)상의 지점 (예를 들어, 지점 (611P, 612P, 613P, 614P, 615P)와 유사한 지점)의 위치를 기반으로, 특정 카운트 값 (P)에 기초한 정보 (V_오프셋)의 값은 아래의 방정식 (1)에 기초하여 계산될 수 있다.
V_오프셋 = (시그마(sigma)_H - 시그마_카운트) * PVS (방정식 1)
방정식 (1)의 "*" 기호는 곱셈을 나타낸다. 방정식 (1)에서 알 수 있듯이, 정보(V_오프셋)의 값은 시그마_H와 시그마_카운트의 값 차이를 곱한 파라미터 PSV의 값을 기반으로 계산될 수 있다.
이하의 설명에서, 곡선 (601, 602, 603, 604 및 605)은 방정식 (1)의 파라미터 값을 결정하기 위한 예로서 사용된다. 그러나, 곡선 (601, 602, 603, 604 및 605)와 유사한 다른 곡선에 대해 유사한 계산을 사용할 수 있다.
방정식 (1)에서 파라미터 (시그마_H)는 곡선 (601, 602, 603, 604, 605) 중 특정 곡선에 의해 표현된 정규 분포의 상단 꼬리 부근의 시그마 (σ)를 나타낼 수 있다. 메모리 디바이스 (200)의 메모리 셀의 알려진 특성 (예를 들어, 고유 속성)에 기초하여, 곡선 (601, 602, 603, 604 및 605) 각각의 중앙값(median)과 상한치 (상한 꼬리) 사이의 관계 (예를 들어, 시그마 측면에서)가 미리 결정될 수 있다. 따라서, 곡선 (601, 602, 603, 604 및 605) 중 특정 곡선의 파라미터 (시그마_H)의 값은 미리 결정된 값 (예를 들어, 특정 곡선의 중앙값에 대한 알려진 시그마) 일 수 있다. 메모리 디바이스 (200)에서, 서로 다른 시간에 메모리 디바이스 (200)의 다수의 메모리 셀에 대한 임계 전압 범위를 나타내는 곡선 (예를 들어, 정규 분포 곡선)의 형상은 유사할 수 있다 (또는 동일할 수 있다). 따라서, 파라미터 (시그마_H)의 값 (미리 결정된 값)은 곡선 (601, 602, 603, 604 및 605)에 대해 동일할 수 있다. (시그마_H)의 값은 메모리 디바이스 (200)에 저장 (예를 들어, 레지스터에 저장)될 수 있다.
방정식 (1)에서, 파라미터 (시그마_카운트)는 지점(611P, 612P, 613P, 614P 및 615P) 지점 중 하나에서 시그마 (σ)를 나타낼 수 있다 (라인(625)가 곡선 (601, 602, 602, 603, 604 및 605) 중 특정 곡선과 교차하는 지점). 특정 곡선의 중앙값 (곡선 (601, 602, 603, 604 및 605) 중에서)과 해당 특정 곡선의 지점 (지점 (611P, 612P, 613P, 614P 및 615P) 중에서) 사이의 관계 (예를 들어, 시그마 측면)는 정규 분포 곡선 (예를 들어, 곡선 (601, 602, 603, 604 및 605) 중 하나)의 속성 (수학적 관계)에 기반하여 결정될 수 있다. 따라서, 방정식 (1)에서 파라미터 (시그마_카운트)의 값은 특정 곡선의 중앙값 (곡선 (601, 602, 603, 604 및 605))에 관련된 지점 (611P, 612P, 613P, 614P 및 615P) 중 하나의 시그마에 대응할 수 있다. (시그마_카운트) 값 (특정 곡선의 중앙값에 관련된)은 다른 분포 곡선 (곡선 (601, 602, 603, 604 및 605))에 따라 상이하다. 따라서, 지점 (611P, 612P, 613P, 614P, 615P) 중 특정 지점은 특정 샘플링 동작 (상기에서 설명된)에서 획득된 카운트 값 (P)를 기반으로 하기 때문에, 방정식 (1)의 파라미터 (시그마_카운트)의 값은 카운트 값(P)을 기반으로 결정될 수 있다.
방정식 (1)에서, 파라미터 (PVS)는 하나의 표준 편차 (예를 들어, 곡선 (601, 602, 603, 604 및 605) 각각에 의해 표현되는 정규 분포의 하나의 시그마)의 값 (시그마 당 볼트 단위)이다. 메모리 디바이스 (200)의 메모리 셀들의 알려진 특성 (예를 들어, 고유 속성)에 기초하여, 파라미터 (PVS)가 미리 결정될 수 있다. 파라미터 (PVS)의 값 (미리 결정된 값)은 메모리 디바이스 (200)에 저장 (예를 들어, 레지스터에 저장)될 수 있다.
전술한 바와 같이, 식 (1)의 파라미터 (시그마_H 및 PVS)의 값은 미리 결정될 수 있고 (예를 들어, 메모리 디바이스 (200)가 샘플링 동작을 수행하기 전에) 메모리 디바이스 (200)에 저장될 수 있다. 방정식 (1)에서 파라미터 (시그마_카운트)의 값은 샘플링 동작에서 획득된 카운트 값 (P)를 기반으로 계산될 수 있다. 따라서, 정보 (V_오프셋)의 값은 방정식 (1)에 기초하여 결정 (예를 들어, 계산)될 수 있다.
메모리 디바이스 (200)는 후속 프로그램 이벤트의 시작 전압에 대한 특정 값이 메모리 디바이스 (200)의 메모리 셀의 임계 전압이 곡선 (602. 602, 603, 604 및 605) 중 대응하는 곡선의 중앙값에서 임계 전압에 있게 하는 전압(예를 들어, 프로그램 전압)에 대응할 수 있도록 정보 (V_오프셋)의 값에 기초하여 시작 전압을 조정할 수 있다. 예를 들어, 메모리 디바이스 (200)는 후속 프로그램 이벤트에 대한 시작 전압에 대한 특정 값을 결정 (예를 들어, 계산)하기 위해 지점 (614P)와 관련된 카운트 값 (P)로부터 획득된 정보 (V_오프셋)을 사용할 수 있으며, 이러한 특정 값은 메모리 디바이스 (200)의 메모리 셀의 임계 전압이 곡선 (604)의 중앙값에서 임계 전압이 되도록 하는 전압 (예를 들어, 프로그램 전압)에 대응할 수 있다. 다른 예에서, 메모리 디바이스 (200)는 후속 프로그램 이벤트에 대한 시작 전압에 대한 특정 값을 결정 (예를 들어, 계산)하기 위해 지점 (615P)와 관련된 카운트 값 (P)로부터 획득된 정보 (V_오프셋)을 사용할 수 있으며, 이러한 특정 값은 메모리 디바이스 (200)의 메모리 셀의 임계 전압이 곡선 (605)의 중앙값에서 임계 전압이 되도록 하는 전압 (예를 들어, 프로그램 전압)에 대응할 수 있다.
메모리 디바이스 (200)는 방정식 (1)에 기초하여 정보 (V_오프셋)의 값을 계산하도록 구성될 수 있다. 예를 들어, 메모리 디바이스 (200)는 방정식 (1)에서 값 (시그마_H, 시그마_카운트 및 시그마 값 PVS)에 기초하여 정보 (V_오프셋)에 대한 값을 계산하기 위해 하드 와이어(hard-wired) (예를 들어, 하드 코딩)될 수 있는 하드웨어 회로부를 갖는 제어 유닛 (예를 들어, 도 1의 제어 유닛 (118)과 유사함)을 포함할 수 있다. 대안적으로, 메모리 디바이스 (200)는 (도 7을 참조하여 후술하는 바와 같이) (V_오프셋)의 값을 계산하는 산술 연산을 수행할 수 있는 산술 논리 유닛 (ALU : arithmetic logic unit)을 포함할 수 있다.
따라서, 전술한 바와 같이 (예를 들어, 도 4 및 도 5를 참조하여), 메모리 디바이스 (200)는 선택된 임계 전압 (예를 들어,도 6의 PV_선택) 보다 임계 전압이 더 큰 (초과하는) 메모리 셀의 수 (수량) 인 카운트 값 (P)를 결정할 수 있다. 카운트 값 (P)에 기초하여, 메모리 디바이스 (200)는 분포 곡선 (예를 들어, 도 6의 곡선 601, 602, 603, 604 및 605 중 하나) 상의 지점(예를 들어, 도 6의 601P, 602P, 603P, 604P 및 605P 중 하나)에 대응할 수 있는 파라미터 (시그마_카운트)에 대한 값을 결정할 수 있다. 파라미터 (시그마_카운트) (샘플링 동작으로부터 카운트 값 (P)에 기초하여 획득됨), 파라미터 (시그마_H) (분포 곡선의 특성에 기초함) 및 파라미터 (PSV)의 조합은 메모리 디바이스 (200)가 정보 (V_오프셋)에 대한 값을 계산하도록한다. 도 4 및 도 5를 참조하여 전술한 바와 같이, 정보 (V_오프셋)은 메모리 디바이스 (200)의 동작을 개선하기 위해 후속 프로그램 이벤트에 대한 시작 전압을 조정하는데 사용될 수 있다.
일부 종래의 메모리 디바이스는 고정된 프로그래밍 전압에 기초하여 후속 프로그램을 위한 시작 전압을 제공하는 기술을 가질 수 있다. 이러한 기술은 본 출원에 설명된 기술보다 덜 정확할 수 있다.
도 7은 본 출원에 설명된 일부 실시예에 따른 메모리 디바이스 (200)에서 수행되는 상이한 샘플링 동작에 기초하여 카운트 값 (P)와 정보 (V_오프셋) 사이의 예시적인 관계를 보여주는 곡선 (711 및 712)의 그래프이다. 곡선 (711)은 카운트 값 (P)와 정보 (V_오프셋)간의 실제 관계를 나타낼 수 있다. 곡선 (712)은 곡선 (711)에 기초한 로그 곡선 맞춤 모델(logarithmic curve-fit model)을 나타낼 수 있다. 곡선 (711)은 메모리 디바이스 (200)의 메모리 셀의 특성화로부터 수집된 데이터 지점에 기초하여 생성될 수 있다. 데이터 지점은 메모리 디바이스 (200)의 기록 동작에서 포함된 프로그램 이벤트에서 액세스 라인 (예를 들어, 워드 라인)에 인가되는 프로그램 전압에 대한 다수의 메모리 셀에 대한 임계 전압 범위의 변동 (예를 들어, 시프트)의 예측을 기반으로 수집될 수 있다. 이러한 예측은 곡선 (601, 602, 603, 604 및 605)이 임계 전압 범위의 변화를 나타낼 수 있는 도 6을 참조하여 상기에서 설명되었다.
도 7에서, 수평 축 (x- 축)의 카운트 값 (P)에 대한 값의 예시 범위 (예를 들어, 0 내지 300 바이트) 및 수직축 (y-축)의 정보 (V_오프셋)에 대한 값의 예시 범위 (예를 들어, 0 밀리 볼트 내지 600 밀리 볼트)를 도시한다. 당업자는 특정 메모리 디바이스 (예를 들어, 메모리 디바이스 (200)와 유사한 NAND 메모리 디바이스)에 대한 카운트 값 (P)와 정보 (V_오프셋) 간의 관계가 곡선 (711 및 712)에 의해 표현된 관계와 동일하지 않을 수 있음을 인식할 수 있다. 그러나, 특정 메모리 디바이스에서 이러한 관계에 대한 곡선은 곡선 (711) 또는 곡선 (712)과 유사한 형상을 가질 수 있다. 도 7은 곡선 (711)상의 예시적인 데이터 지점 (701 내지 709)를 도시한다. 데이터 지점 (701 내지 709) 중 각각의 특정 데이터 지점은 해당 특정 데이터 지점에서 곡선 (711)의 x-y 좌표에 대응할 수 있다. 데이터 지점 (701 내지 709)는 각각 x-축 (카운트 값 (P))에 1, 2, 4, 8, 16, 32, 64, 128 및 256 (바이트 수) 값과 y- 축 (V_오프셋)에 0, 47, 96, 149, 204, 264, 328, 400 및 479 (밀리 볼트 단위의 전압량) 값을 포함할 수 있다. 곡선 (711)의 이러한 값은 예제 값이다. 도 8을 참조하여 후술되는 바와 같이, 이러한 예시적인 값은 메모리 디바이스 (200)가 카운트 값 (P)의 특정 값에 기초하여 정보 (V_오프셋)의 값을 결정할 수 있도록 테이블 (예를 들어, 룩업 테이블)에 저장될 수 있다. 대안적으로 (도 7을 참조하여 본 출원에 설명된 바와 같이), 메모리 디바이스 (200)는 곡선 (712)에 기초한 곡선 맞춤 모델을 사용하여 정보 (V_오프셋)의 값을 결정할 수 있다.
도 7의 예에서, 곡선 (712)은 아래의 방정식 (2)에 의해 제시될 수 있다.
V_오프셋 = 85.5 * ln (카운트 값 P) - 18.4 (2)
방정식 (2)의 "*" 기호는 곱셈을 나타낸다. 상기에서 언급한 바와 같이, 곡선 (711 및 712)은 카운트 값 (P)와 정보 (V_오프셋) 사이의 예시적인 관계를 나타낼 수 있다. 따라서, 카운트 값 (P)와 정보 (V_오프셋) 사이의 관계는 곡선 (712) (곡선 (711)에 기초한 곡선 맞춤 모델)과 관련된 방정식 (2)에 기초할 수 있다. 방정식 (2)에 기초하여 정보 (V_오프셋)의 값이 결정 (계산)될 수 있다.
정보 (V_오프셋)의 값은 방정식 2의 일반적인 형식에 기초하여 계산될 수 있고, 예를 들어, V_오프셋 = A * ln (카운트 값 P) - B, 여기서 엘리먼트 (예를 들어, 상수) A와 B는 실수이다. 방정식 (2)는 곡선 (712)의 형상을 기준으로 엘리먼트 (A)와 (B)의 값이 각각 85.5와 18.4인 예를 보여준다. 그러나, 엘리먼트 A와 B의 값은 각각 85.5 및 18.4와 다를 수 있다.
메모리 디바이스 (200)는 방정식 (2)에 기초하여 정보 (V_오프셋)의 값을 결정하도록 구성될 수 있다. 예를 들어, 메모리 디바이스 (200)는 카운트 값 (P)에 기초하여 정보 (V_오프셋)의 값을 계산 (예를 들어, 직접 계산)하기 위해 산술 연산을 수행할 수 있는 ALU를 포함하도록 구성될 수 있다. ALU는 도 1의 제어 유닛 (118)과 유사하거나 동일할 수 있는 메모리 디바이스 (200)의 제어 유닛의 일부일 수 있다. 예로서, 메모리 디바이스 (200)는 (메모리 디바이스 (200)에 의해 수행된 샘플링 연산으로부터 획득된) 카운트 값 (P)을 방정식 (2)에 대한 입력으로 사용할 수 있고, 방정식 (2)에 의해 정의된 수학 (예를 들어, 산술) 연산을 수행하여 정보 (V_오프셋)의 값을 획득할 수 있다.
대안적인 구성에서, 정보 (V_오프셋)의 값에 대한 계산은 메모리 디바이스 (200) 외부의 외부 디바이스에 의해 수행될 수 있다. 예를 들어, 외부 디바이스 (예를 들어, 메모리 컨트롤러)는 방정식 (2)에 따라 정보(V_오프셋)의 값을 계산하기 위한 컴포넌트 (예를 들어, ALU)를 포함할 수 있다. 대안적인 구성에서, 예를 들어, 메모리 디바이스 (200) 및 이러한 외부 디바이스는 동일한 디바이스 또는 동일한 메모리 시스템 (예를 들어, 솔리드 스테이트 드라이브 (SSD) 디바이스 또는 SSD 시스템)의 일부일 수 있다. ALU 유닛 (메모리 디바이스 (200)에 포함되거나 외부 디바이스에 포함됨)은 본 출원에 설명된 계산을 수행하기 위해 (예를 들어, 정보 (V_오프셋)의 값을 계산하기 위해) 하드웨어 (예를 들어, 회로부 (예를 들어, 디지털 회로))를 포함할 수 있다.
도 7을 참조하여 전술한 바와 같이, 메모리 디바이스 (200)는 곡선 맞춤 모델 (예를 들어, 방정식 (2)에 기초함)을 사용하는 수학 계산에 기초하여 정보 (V_오프셋)의 값을 결정 (예를 들어, 계산)할 수 있다. 그러나, 메모리 디바이스 (200)는 도 8을 참조하여 후술되는 바와 같이, 다른 기술을 사용하여 대안적으로 (또는 추가적으로) 정보 (V_오프셋)의 값을 결정할 수 있다.
도 8은 본 출원에 설명된 일부 실시예에 따른, 카운트 값 (P)의 예시적인 값들을 포함하는 엔트리들 (811 내지 819) 및 정보 (V_오프셋)의 예시적인 값들을 포함하는 엔트리들 (821 내지 829)를 보여주는 테이블 (예를 들어, 룩업 테이블) (801)이다. 메모리 디바이스 (200)는 메모리 디바이스 (200)의 제어 유닛 (또는 제어 유닛 외부)의 일부 일 수 있는 메모리 구조를 포함할 수 있다. 메모리 구조는 엔트리 (811 내지 819 및 821 내지 829)를 저장하기 위한 메모리 컴포넌트(예를 들어, 레지스터)를 포함할 수 있다. 엔트리(811 내지 819)는 각각의 값이 비트 수 (예를 들어, 바이트 수)를 나타내는 다른 값을 가질 수 있다. 엔트리(821 내지 829)는 각각의 값이 전압량 (예를 들어, 밀리 볼트)을 나타내는 다른 값을 가질 수 있다. 값 엔트리 (811 내지 819 및 821 내지 829)는 미리 결정된 값일 수 있다. 엔트리 (811 내지 819 및 821 내지 829)의 값은 메모리 디바이스 (200)가 샘플링 동작 (또는 샘플링 동작)을 수행하기 전에 메모리 구조에 저장될 수 있다.
엔트리 (811 내지 819 및 821 내지 829)의 값은 도 7을 참조하여 전술한 메모리 디바이스 (200)의 셀 수를 특성화함으로써 획득된 데이터 지점으로부터 결정 (예를 들어 획득)될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 엔트리 (811 내지 819)의 값은 각각 곡선 (711)의 데이터 지점(701 내지 709)의 카운트 값 (P) (수평 축)의 값일 수 있다. 엔트리 (821 내지 829)의 값은 각각 곡선 (711)의 데이터 지점 (701 내지 709)의 정보 (V_오프셋) (수직 축)의 값일 수 있다. 따라서, 테이블 (801)에 도시된 바와 같이, 카운트 값 (P)의 각각의 값은 도 7의 데이터 지점 (701 내지 709) 중 데이터 지점의 값에 기초하여 정보 (V_오프셋)의 다른 값과 연관될 수 있다. 예를 들어, 테이블(801)에 도시된 바와 같이, 엔트리 (812 및 822)의 값은 데이터 지점 (702) (도 7)로부터의 값일 수 있으므로, 2 바이트의 카운트 값 (P) (엔트리 (812))는 전압량 47밀리 볼트 (엔트리 (822))와 연관될 수 있다. 다른 예에서, 엔트리 (815 및 825)의 값은 데이터 지점 (705) (도 7)에서 유래할 수 있으므로, 16 바이트의 카운트 값 (P) (엔트리 (815))는 204 밀리 볼트의 전압량 (엔트리 (825))과 연관될 수 있다. 테이블 (801)의 다른 값은 도 7의 다른 데이터 지점에 기초한다.
테이블 (801)은 정보 (V_오프셋)에 대한 9 개의 엔트리 (및 예시 값) 및 카운트 값 (P)에 대한 9 개의 연관된 엔트리 (및 예시 값)의 예를 보여준다. 그러나, 테이블 (801)은 카운트 값 (P)에 대한 관련 엔트리 및 정보 (V_오프셋)에 대한 엔트리의 상이한 수를 포함할 수 있다. 예를 들어, 곡선 (711)의 추가 데이터 지점에서 추가 엔트리가 획득될 수 있다.
메모리 디바이스 (200)는 테이블 (801)에 기초하여 정보 (V_오프셋)의 값을 결정하도록 구성될 수 있다. 도 4 및 도 5를 참조하여 전술한 바와 같이, 메모리 디바이스 (200)는 샘플링 동작의 결과에 기초하여 카운트 값 (P)의 값을 결정할 수 있다. 카운트 값 (P)의 값을 결정한 후, 메모리 디바이스 (200)는 정보 (V_오프셋)에 대한 값을 결정하기 위해 테이블 (801)에 액세스할 수 있다 (예를 들어, 테이블 (801)을 포함하는 메모리 구조에 액세스 (예를 들어, 저장)). 예를 들어, 16 바이트의 특정 카운트 값 (P)이 샘플링 동작으로부터 발생했다는 결정에 응답하여, 메모리 디바이스 (200)는 테이블 (801)에 액세스하고 정보 (V_오프셋)의 값이 204 밀리 볼트라고 결정한다. 이 예에서, 메모리 디바이스 (200)는 프로그램 이벤트에서 시작 전압의 값을 조정하기 위해 204 밀리 볼트를 사용할 수 있다. 다른 예에서, 4 바이트의 특정 카운트 값 (P)이 샘플링 동작으로부터 발생했다는 결정에 응답하여, 메모리 디바이스 (200)는 테이블 (801)에 액세스할 수 있고 정보 (V_오프셋)의 값이 96 밀리 볼트라고 결정할 수 있다. 이 예에서, 메모리 디바이스 (200)는 프로그램 이벤트에서 시작 전압의 값을 조정하기 위해 96 밀리 볼트를 사용할 수 있다.
도 1 내지 도 8을 참조하여 상술한 바와 같이, 본 출원에 설명된 메모리 디바이스 (예를 들어, 메모리 디바이스 (200))는 결과 (예를 들어, 카운트 값 (P))를 획득하기 위해 프로그램 이벤트에서 샘플링 동작을 수행할 수 있다. 샘플링 동작의 결과에 기초하여, 메모리 디바이스는 오프셋 정보 (예를 들어, 정보 (V_오프셋))의 값을 결정할 수 있다. 메모리 디바이스는 메모리 디바이스의 동작 (예를 들어, 기록 동작)을 개선하기 위해 오프셋 정보에 기초하여 프로그램 이벤트에 대한 시작 전압의 값을 조정할 수 있다.
도 9는 본 출원에 설명된 일부 실시예들에 따른, 메모리 디바이스(200)의 일부의 구조의 측면도를 도시한다. 메모리 디바이스 (200)는 기판 (990) 및 메모리 셀 스트링 (2300)을 포함하는 메모리 셀 부분 (예를 들어, 메모리 셀 어레이) (931)을 포함할 수 있다. 단순화를 위해, 도 9는 메모리 셀 스트링 (2300)의 구조 (도 2에 개략적으로 도시됨)를 포함하는 메모리 디바이스 (200)의 일부만을 도시한다. 그러나, 도 2에 도시된 메모리 디바이스 (200)의 다른 메모리 셀 스트링은 도 9에 도시된 메모리 셀 스트링 (2300)과 유사한 (또는 동일한) 구조를 가질 수 있다.
도 9에 도시된 바와 같이, 메모리 디바이스 (200)는 레벨 (내부 물리적 디바이스 레벨) (910, 911, 912 및 913)을 포함할 수 있다. 메모리 셀 (210, 211, 212 및 213)은 각각 레벨 (910, 911, 912 및 913)에 위치될 수 있다. 메모리 디바이스 (200)는 또한 메모리 셀 부분 (931) 아래에 위치 (예를 들어, 직접 형성됨)될 수 있는 회로부 (921)를 포함할 수 있다.
도 9에서, 기판 (990)은 반도체 기판 (예를 들어, 실리콘계 기판)을 포함할 수 있다. 예를 들어, 기판 (990)은 p 형 실리콘 기판 또는 n 형 실리콘 기판을 포함할 수 있다. 메모리 셀 (210, 211, 212, 213)은 메모리 디바이스 (200)의 z 방향으로 각각의 레벨 (910, 911, 912 및 913)에서 서로 위에 위치될 수 있다. Z 방향은 기판 (990)의 두께와 관련된 방향으로 연장될 수 있다. 도 9는 또한 z 방향에 수직인 x 방향을 도시한다.
메모리 셀 부분 (931)은 Z 방향으로 연장되는 길이를 갖는 필라(pillar) (932)를 포함할 수 있다. 필라 (932)의 적어도 일부는 메모리 셀 스트링 (2300)의 일부일 수 있다. 도 9에 도시된 바와 같이, 메모리 셀 (210, 211, 212, 213)은 z 방향으로 필라 (932)의 각각의 부분을 따라 위치될 수 있다. 필라 (932)는 전도성 영역 (970)과 전도성 영역 (999) 사이의 전류 전도를 허용하도록 구성 (예를 들어, 구조화)될 수 있는 전도성 재료 (예를 들어, 전도성으로 도핑된 폴리 실리콘)을 포함할 수 있다. 전도성 영역 (970)은 메모리 디바이스 (200)의 데이터 라인 (270) (예를 들어, "BL0"으로 라벨링된 로컬 비트 라인)의 일부일 수 있다. 전도성 영역 (999)은 메모리 디바이스 (200)의 소스 (예를 들어, "SRC"로 라벨링된 소스 영역, 소스 라인, 또는 소스 플레이트)의 일부일 수 있다.
도 9에 도시된 바와 같이, 제어 게이트 (250b, 251b, 252b 및 253b)는 Z 방향에서 필라 (932)의 각각의 부분을 따라 위치될 수 있다. 도 2를 참조하여 전술한 바와 같이, 제어 게이트 (250b, 251b, 252b 및 253b)는 각각 메모리 디바이스 (200)의 액세스 라인 (250a, 251a, 252a 및 253a) (도 2)의 일부일 수 있다. 제어 게이트 (250b, 251b, 252b 및 253b)의 재료 (도 9)는 전도성 재료 (예를 들어, 전도성으로 도핑된 폴리 실리콘, 금속, 다른 전도성 재료)를 포함할 수 있다.
도 9에 도시된 바와 같이, 게이트 (280b 및 285b)는 z 방향으로 필라(932)의 각각의 부분을 따라 위치될 수 있다. 도 2를 참조하여 전술한 바와 같이, 게이트 (280b 및 285b)는 각각 메모리 디바이스 (200)의 소스 선택 라인 (280a) (도 2)의 일부 및 드레인 선택 라인 (285a) (도 2)의 일부를 형성할 수 있다. 게이트 (280b 및 285b) (도 9)의 재료는 전도성 재료 (예를 들어, 전도성으로 도핑된 폴리 실리콘, 금속, 다른 전도성 재료)를 포함할 수 있다.
메모리 셀 스트링 (2300)은 제어 게이트 (250b, 251b, 252b, 253b) 중 각각의 제어 게이트와 필라 (932)의 일부 사이의 재료 (903, 904, 905)를 포함할 수 있다. 재료 (903)는 또한 필라(932)와 각각의 선택 게이트 (280b 및 285b) 사이에 있을 수 있다. 도 9에 도시된 바와 같이, 재료 (903, 904, 905)는 메모리 셀 (210, 211, 212, 213) 사이에서 분리될 수 있다. 특정 메모리 셀 (메모리 셀 (210, 211, 212 및 213) 중)에 위치한 재료 (903, 904 및 905)는 특정 메모리 셀의 일부 (예를 들어, 메모리 엘리먼트)일 수 있다.
재료 (903)는 전하의 터널링을 차단할 수 있는 유전체 재료 (예를 들어, 실리콘 질화물)과 같은 전하 차단 재료 (또는, 전하 차단 재료들)을 포함할 수 있다.
재료 (904)는 메모리 셀 (210, 211, 212 및 213)에 저장된 정보의 값을 표현하기 위해 전하 저장 기능을 제공할 수 있는 전하 저장 재료 (또는 전하 저장 재료들)을 포함할 수 있다. 예를 들어, 재료 (904)는 p 형 폴리 실리콘 또는 n 형 폴리 실리콘일 수 있는 폴리 실리콘 (예를 들어, 전도성으로 도핑된 폴리 실리콘)을 포함할 수 있다. 폴리 실리콘은 메모리 셀 (예를 들어, 메모리 셀 (210, 211, 212 또는 213))에서 플로팅(floating) 게이트 (예를 들어, 전하를 저장하기 위해)로 동작하도록 구성될 수 있다. 다른 예에서, 재료 (904)는 메모리 셀 (예를 들어, 메모리 셀 (210, 211, 212, 또는 213))에서 전하를 트랩할 수 있는 유전체 재료 (예를 들어, 실리콘 질화물계 재료 또는 다른 유전체 재료)를 포함할 수 있다.
재료 (905)는 전하 (예를 들어, 전자)의 터널링을 허용할 수 있는 터널 유전체 재료 (또는 터널 유전체 재료들), 예를 들어, 실리콘 이산화물을 포함할 수 있다.
회로부 (921)는 메모리 디바이스 (예를 들어, 메모리 디바이스 (200))의 기능의 일부를 수행하도록 구성될 수 있는 회로 엘리먼트 (예를 들어, 트랜지스터)를 포함할 수 있다. 예를 들어, 회로부 (921)는 메모리 디바이스 (200)의 디코더 회로, 드라이버 회로, 버퍼, 감지 증폭기, 전하 펌프 및 다른 회로부를 포함할 수 있다. 도 9는 예시적인 트랜지스터 T1A 및 T1B를 포함하는 회로부 (921)의 회로 엘리먼트를 상징적으로 도시한다. 트랜지스터 (T1A 및 T1B)는 전도성 경로 (미도시)를 통해 메모리 셀 부분 (931)의 일부에 결합될 수 있다. 이러한 전도성 경로는 Z 방향으로 연장되는 전도성 세그먼트 (예를 들어, 수직 전도성 구조, 미도시)를 포함할 수 있다. 예를 들어, 트랜지스터 (T1A)는 메모리 디바이스 (200)의 드라이버 회로 (예를 들어, 워드 라인 드라이버)의 일부일 수 있으며, 트랜지스터 (T1A)는 제어 게이트 (250b, 251b, 252b 및 253b) (예를 들어, 개별 로컬 워드 라인의 일부) 중 하나에 (도시되지 않은, 전도성 경로를 통해) 결합될 수 있다. 다른 예에서, 트랜지스터 (T1B)는 메모리 디바이스 (200)의 감지 증폭기의 일부일 수 있으며, 트랜지스터 (T1B)는 (도시되지 않은, 전도성 경로를 통해) 전도성 영역 (970) (예를 들어, 로컬 비트 라인의 일부)에 결합될 수 있다. 회로부 (921)는 또한 도 2 내지도 8을 참조하여 전술한 바와 같이 샘플링 동작 및 시작 전압의 조정을 수행하는 컴포넌트를 포함할 수 있는 메모리 디바이스 (200)의 제어 유닛의 일부일 수 있다.
도 10은 본 출원에 설명된 일부 실시예에 따른 메모리 디바이스를 포함하는 시스템 (예를 들어, 전자 시스템) (1000) 형태의 장치를 도시한다. 시스템 (1000)의 일부 또는 전체 시스템 (1000)은 시스템 온 칩, 패키지 온 시스템, 솔리드 스테이트 드라이브, 휴대폰, 태블릿, 컴퓨터, 자동차의 전자 모듈 또는 전자 시스템의 다른 유형을 포함하거나 포함될 수 있다. 도 10에 도시된 바와 같이, 시스템 (1000)은 프로세서 (1010), 메모리 디바이스 (1020), 메모리 컨트롤러 (1030), 그래픽 컨트롤러 (1040), I/O 컨트롤러 (1050), 디스플레이 (1052), 키보드 (1054), 포인팅 디바이스 (1056), 적어도 하나의 안테나 (1058), 커넥터 (1015) 및 버스 (1060) (예를 들어, 시스템 (1000)의 회로 기판 (미도시) 상에 형성된 전도성 라인)를 포함할 수 있다.
일부 배열에서, 시스템 (1000)은 디스플레이를 포함할 필요가 없다. 따라서, 디스플레이 (1052)는 시스템 (1000)에서 생략될 수 있다. 일부 배열에서, 시스템 (1000)은 어떠한 안테나도 포함할 필요가 없다. 따라서, 안테나 (1058)는 시스템 (1000)으로부터 생략될 수 있다.
프로세서 (1010), 메모리 디바이스 (1020), 메모리 컨트롤러 (1030), 그래픽 컨트롤러 (1040) 및 I/O 컨트롤러 (1050) 각각은 다이를 포함할 수 있고, IC 패키지의 일부일 수 있다.
프로세서 (1010)는 범용 프로세서 또는 주문형 집적 회로 (ASIC)를 포함할 수 있다. 프로세서 (1010)는 중앙 처리 유닛(CPU)을 포함할 수 있다.
디스플레이 (1052)는 액정 디스플레이 (LCD), 터치 스크린 (예를 들어, 용량성 또는 저항성 터치 스크린), 또는 다른 유형의 디스플레이를 포함할 수 있다. 포인팅 디바이스 (1056)는 마우스, 스타일러스 또는 다른 유형의 포인팅 디바이스를 포함할 수 있다.
I/O 컨트롤러 (1050)는 유선 또는 무선 통신 (예를 들어, 하나 이상의 안테나 (1058)을 통한 통신)을 위한 통신 모듈을 포함할 수 있다. 이러한 무선 통신은 WiFi 통신 기술, LTE-A (Long Term Evolution Advanced) 통신 기술 또는 다른 통신 기술에 따른 통신을 포함할 수 있다.
I/O 컨트롤러 (1050)는 또한 시스템 (1000)이 범용 직렬 버스 (USB), DP(DisplayPort), HDMI (High-Definition Multimedia Interface), 썬더볼트(Thunderbolt), PCI (Peripheral Component Interconnect Express), 이더넷 및 다른 규격을 포함하는 다음 표준 또는 규격 (예를 들어, I/O 표준 또는 규격) 중 하나 이상에 따라 다른 디바이스 또는 시스템과 통신할 수 있도록 하는 모듈을 포함할 수 있다.
커넥터 (1015)는 시스템 (1000)이 외부 디바이스 (또는 시스템)에 결합될 수 있도록 배열될 수 다 (예를 들어, 핀과 같은 단자를 포함할 수 있음). 이것은 시스템 (1000)이 커넥터 (1015)를 통해 이러한 디바이스 (또는 시스템)와 통신 (예를 들어, 정보 교환)하게 할 수 있다. 커넥터 (1015)는 연결 (1016) (예를 들어, 버스)을 통해 I/O 컨트롤러 (1050)에 결합될 수 있다.
커넥터 (1015), 연결 (1016) 및 버스 (1060)의 적어도 일부는 USB, DP, HDMI, 썬더볼트(Thunderbolt), PCIe, 이더넷 및 다른 규격 중 적어도 하나에 합치하는 엘리먼트 (예를 들어, 전도성 단자, 전도성 라인 또는 다른 전도성 엘리먼트)를 포함할 수 있다.
메모리 디바이스 (1020)는 동적 랜덤 액세스 메모리 (DRAM) 디바이스, 정적 랜덤 액세스 메모리 (SRAM) 디바이스, 플래시 메모리 디바이스 (예를 들어, NAND 플래시 메모리 디바이스), 상 변화 메모리, 이러한 메모리 디바이스 또는 다른 유형의 메모리의 조합을 포함할 수 있다.
일 예에서, 메모리 디바이스 (1020)는 도 1 내지 도 9를 참조하여 상기에서 설명한 메모리 디바이스 (100) 또는 메모리 디바이스 (200)를 포함할 수 있다. 따라서, 메모리 디바이스 (1020)는 도 2 내지 도 9를 참조하여 전술한 메모리 디바이스 (200)의 구조 및 동작을 포함할 수 있다. 예를 들어, 메모리 디바이스 (1020)는 메모리 디바이스 (1020)에서 후속 프로그램 이벤트의 시작 전압을 조정하기 위해 프로그램 이벤트에 대한 샘플링 동작을 수행할 수 있다. 메모리 디바이스 (1020)는 호스트 (예를 들어, 프로세서 (1010) 또는 메모리 컨트롤러 (1050)로부터)로부터 개입없이 (예를 들어, 샘플링 동작을 수행하기 위한 명령없이) 샘플링 동작을 수행할 수 있다. 대안적으로, 메모리 디바이스 (1020)는 호스트 (예를 들어, 프로세서 (1010) 또는 메모리 컨트롤러 (1050)로부터)로부터의 개입 (예를 들어, 샘플링 동작을 수행하기 위한 명령에 기초하여)으로 샘플링 동작을 수행할 수 있다.
도 10은 예로서 서로 별도로 배열된 시스템 (1000)의 엘리먼트 (예를 들어, 디바이스 및 컨트롤러)를 도시한다. 일부 배열에서, 시스템 (1000)의 2 이상의 엘리먼트 (예를 들어, 프로세서 (1010), 메모리 디바이스 (1020), 그래픽 컨트롤러 (1040), 및 I/O 컨트롤러 (1050))는 동일한 IC 패키지에 위치될 수 있다.
장치 (예를 들어, 메모리 디바이스 (100 및 200) 및 시스템 (1000)) 및 방법 (예를 들어, 방법 (400 및 500) 및 메모리 디바이스 (100 및 200)에 의해 수행되는 동작)의 예시는 다양한 실시예의 구조에 대한 전반적인 이해를 제공하기 위한 것이고, 본 출원에 설명된 구조를 사용할 수 있는 장치의 모든 엘리먼트 및 특징에 대한 완전한 설명을 제공하려는 것은 아니다.
상기에서 설명된 장치들 (예를 들어, 도 1의 메모리 제어 유닛 (118) 및 시스템 (1000)을 포함하는 메모리 디바이스들 (100, 200, 1020))은 모두 본 출원에서 "모듈들" (또는 "모듈")로 특징 지어질 수 있다. 이러한 모듈은 하드웨어 회로부, 단일 및/또는 다수의 프로세서 회로, 메모리 회로, 소프트웨어 프로그램 모듈 및 오브젝트 및/또는 펌웨어, 및/또는 다양한 실시예의 특정 구현을 위해 적절한 및/또는 원하는 이들의 조합을 포함할 수 있다.
메모리 디바이스 (100 및 200) 및 시스템 (1000)은 장치들 (예를 들어, 전자 회로부) 예컨대, 고속 컴퓨터, 통신 및 신호 처리 회로부, 단일 또는 다수의 프로세서 모듈, 단일 또는 다수의 임베디드 프로세서, 멀티 코어 프로세서, 메시지 정보 스위치 및 다중 계층, 멀티 칩 모듈을 포함한 특정 애플리케이션 모듈에 포함될 수 있다. 이러한 장치는 다양한 다른 장치 (예를 들어, 전자 시스템) 예컨대, 텔레비전, 휴대폰, 퍼스널 컴퓨터 (예를 들어, 랩톱 컴퓨터, 데스크톱 컴퓨터, 핸드 헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어 (예를 들어, MP3 (Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료 디바이스 (예를 들어, 심장 모니터, 혈압 모니터 등), 셋톱 박스 등 내의 서브 컴포넌트로 추가로 포함될 수 있다.
도 1 내지 도 10을 참조하여 전술한 실시예는 액세스 라인들, 액세스 라인들 중 하나의 액세스 라인에 결합된 제 1 메모리 셀, 및 회로부를 포함하는 제어 유닛을 사용하는 장치 및 방법을 포함한다. 제어 유닛은 액세스 라인에 제 1 전압을 인가하고; 제 1 전압을 인가한 후 제 1 메모리 셀의 제 1 임계 전압을 확인하고; 제 1 임계 전압 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 오프셋 정보를 획득하고; 제 2 전압을 생성하고, 제 2 전압은 제 1 전압 및 오프셋 정보의 함수이고; 및 제 2 메모리 셀에 정보를 저장하는 동작 동안에 액세스 라인 중 하나에 제 2 전압을 인가하도록 구성된다. 추가 장치 및 방법을 포함하는 다른 실시예가 설명된다.
상세한 설명 및 청구 범위에서, 2 이상의 엘리먼트 (예를 들어, 재료)와 관련하여 사용되는 용어 "상에(on)", 다른 것 "위(on)"에 어떤 것은 엘리먼트들 사이 (예를 들어, 재료 사이)의 적어도 일부 컨택을 의미한다. 용어 "위에(over)"는 엘리먼트가 (예를 들어, 재료)가 매우 근접하지만, 컨택이 가능하지만 필수는 아닌 하나 이상의 추가 개재 엘리먼트 (예를 들어, 재료)가 있을 수 있음을 의미한다. "상에" 또는 "위에"은 이와 같이 명시되지 않는 한 본 출원에서 사용된 임의의 방향성을 의미하지 않는다.
상세한 설명 및 청구 범위에서, 용어 "적어도 하나"에 의해 결합된 아이템의 목록은 열거된 아이템의 임의의 조합을 의미할 수 있다. 예를 들어, 아이템 A와 B가 열거된 경우, 어구 "A와 B 중 적어도 하나"는 A만; B 만; 또는 A와 B를 의미한다. 다른 예에서, 아이템 A, B 및 C가 열거되면 어구 "A, B 및 C 중 적어도 하나"는 A만; B 만; C 만; A 및 B (C 제외); A 및 C (B 제외); B 및 C (A 제외); 또는 A, B 및 C 모두를 의미한다. 아이템 A는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다. 아이템 B는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다. 아이템 C는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다.
상세한 설명 및 청구 범위에서, 용어 "중 하나"로 접합된 아이템의 목록은 목록 아이템 중 하나만 의미할 수 있다. 예를 들어, 아이템 A와 B가 열거된 경우, 어구 "A와 B 중 하나"는 A 만 (B 제외) 또는 B 만 (A 제외)을 의미한다. 다른 예에서, 아이템 A, B 및 C가 열거되면, 어구 "A, B 및 C 중 하나"는 A만; B 만; 또는 C 만을 의미한다. 아이템 A는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다. 아이템 B는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다. 아이템 C는 단일 엘리먼트 또는 여러 엘리먼트를 포함할 수 있다.
상기 설명 및 도면은 당업자가 본 발명의 실시예를 실시할 수 있도록 본 발명의 일부 실시예를 예시한다. 다른 실시예는 구조적, 논리적, 전기적, 프로세스 및 다른 변경을 포함할 수 있다. 예제는 단지 가능한 변형을 나타낸다. 일부 실시예의 부분 및 특징은 다른 실시예에 포함되거나 대체될 수 있다. 상기 설명을 읽고 이해하면 많은 다른 실시예가 당업자에게 명백할 것이다.

Claims (28)

  1. 메모리 디바이스에 있어서,
    메모리 셀들의 어레이;
    액세스 라인들로서, 상기 메모리 셀들의 어레이의 제 1 메모리 셀들은 상기 액세스 라인들 중 하나의 액세스 라인과 관련되는, 상기 액세스 라인;
    제어 유닛으로서,
    상기 액세스 라인에 제 1 전압 인가를 개시하고;
    상기 제 1 전압 인가 후 상기 제 1 메모리 셀들의 제 1 임계 전압들을 확인하고;
    상기 제 1 임계 전압들 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 오프셋(offset) 정보를 획득하고;
    제 2 전압을 생성하고, 상기 제 2 전압은 상기 제 1 전압 및 상기 오프셋 정보에 응답하여 결정되고; 및
    상기 메모리 셀들의 어레이의 제 2 메모리 셀에 정보를 저장하는 동작 동안 상기 액세스 라인들 중 하나에 상기 제 2 전압 인가를 개시하도록 구성된 회로부(circuitry)를 포함하는, 상기 제어 유닛을 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서, 상이한 전압들의 양(amount)을 나타내는 엔트리(entry)들을 저장하는 메모리 구조를 더 포함하고, 상기 오프셋 정보는 상기 전압들의 양 중 하나에 대응하는, 메모리 디바이스.
  3. 제 1 항에 있어서, 상기 오프셋 정보에 대한 값을 계산하기 위한 산술 논리 유닛을 더 포함하는, 메모리 디바이스.
  4. 제 1 항에 있어서, 상기 제 2 전압의 값은 상기 제 1 전압과 상기 오프셋 정보의 값들의 합인, 메모리 디바이스.
  5. 제 1 항에 있어서, 상기 선택된 전압은 상기 제 1 메모리 셀들의 임계 전압 범위 내에 있는, 메모리 디바이스.
  6. 제 1 항에 있어서, 상기 제어 유닛은 상기 제 2 메모리 셀들에 정보를 저장하는 동작 동안 상기 액세스 라인에 펄스들의 시퀀스(sequence)를 인가하도록 구성되고, 상기 제 2 전압은 상기 펄스들의 시퀀스 중 하나의 펄스에 포함되는, 메모리 디바이스.
  7. 제 6 항에 있어서, 상기 제어 유닛은 상기 펄스들의 시퀀스 중 상기 펄스에 상기 제 2 전압을 인가하도록 구성되고, 상기 펄스는 상기 펄스들의 시퀀스 중 나머지가 발생하기 전에 발생하는, 메모리 디바이스.
  8. 메모리 디바이스에 있어서,
    메모리 셀들의 어레이;
    제 1 액세스 라인 및 제 2 액세스 라인;
    상기 제 1 액세스 라인과 관련된 제 1 메모리 셀들;
    상기 제 2 액세스 라인과 관련된 제 2 메모리 셀들; 및
    제어 유닛으로서,
    상기 제 1 액세스 라인에 제 1 전압 인가를 개시하고;
    상기 제 1 전압이 인가된 후, 상기 제 1 메모리 셀들의 적어도 일부의 제 1 임계 전압들을 확인하고;
    상기 제 1 임계 전압들 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 제 1 오프셋 정보를 획득하고;
    상기 제 1 오프셋 정보를 저장하고;
    상기 제 2 액세스 라인에 제 2 전압 인가를 개시하고, 상기 제 2 전압은 상기 제 1 오프셋 정보에 기초한 값을 가지며;
    상기 제 2 전압이 인가된 후, 상기 제 2 메모리 셀들의 적어도 일부의 제 2 임계 전압을 확인하고;
    상기 제 2 임계 전압들 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 제 2 오프셋 정보를 획득하고; 및
    상기 제 2 오프셋 정보를 저장하도록 구성된 회로부를 포함하는, 상기 제어 유닛을 포함하는, 메모리 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 상기 메모리 디바이스의 블록의 서브 블록들 중 동일한 서브 블록에 포함되는, 메모리 디바이스.
  10. 제 8 항에 있어서, 상기 제어 유닛은,
    상기 제 3 메모리 셀들에 결합된 제 3 액세스 라인에 제 3 전압을 인가하고, 상기 제 3 전압은 상기 제 2 오프셋 정보에 기초한 값을 가지며;
    상기 제 3 전압이 인가된 후 상기 제 3 메모리 셀들의 적어도 일부의 제 3 임계 전압들을 확인하고;
    상기 제 3 임계 전압들 중 적어도 하나가 상기 선택된 전압보다 크다는 결정에 기초하여 제 3 오프셋 정보를 획득하고; 및
    상기 제 3 오프셋 정보를 저장하도록 더 구성된, 메모리 디바이스.
  11. 제 10 항에 있어서, 상기 제 1 액세스 라인은 상기 제 2 액세스 라인 옆에 위치되고, 상기 제 2 액세스 라인은 상기 제 3 액세스 라인 옆에 위치되는, 메모리 디바이스.
  12. 제 10 항에 있어서, 상기 제 2 전압의 값은 상기 제 1 전압과 상기 제 1 오프셋 정보의 값들의 합인, 메모리 디바이스.
  13. 제 12 항에 있어서, 상기 제 3 전압의 값은 상기 제 2 전압과 상기 제 3 오프셋 정보의 값들의 합인, 메모리 디바이스.
  14. 제 8 항에 있어서, 상기 제 2 메모리 셀에서 수행되는 동작 동안에 상기 제 2 액세스 라인에 상기 제 2 전압이 인가되는, 메모리 디바이스.
  15. 제 8 항에 있어서, 상기 제 2 액세스 라인에 결합된 추가 메모리 셀들을 더 포함하고, 상기 추가 메모리 셀들에 정보를 저장하는 동작 동안 상기 제 2 전압이 상기 제 2 액세스 라인에 인가되는, 메모리 디바이스.
  16. 방법에 있어서,
    메모리 디바이스의 제 1 메모리 셀들에 대해 수행되는 제 1 동작 동안 상기 메모리 디바이스의 액세스 라인들 중 하나에 제 1 전압을 인가하는 단계;
    상기 제 1 동작 동안 카운트 값을 결정하는 단계로서, 상기 카운트 값은 상기 제 1 메모리 셀들 중 메모리 셀들의 수에 대응하고, 상기 메모리 셀들 내의 각각의 메모리 셀은 선택된 전압보다 큰 임계 전압을 갖는, 상기 결정하는 단계;
    상기 카운트 값에 기초하여 오프셋 정보를 결정하는 단계;
    상기 오프셋 정보에 기초하여 제 2 전압을 생성하는 단계; 및
    상기 메모리 디바이스의 제 2 메모리 셀들에 대해 수행되는 제 2 동작 동안 상기 액세스 라인들 중 하나에 제 2 전압을 인가하는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서, 상기 제 1 전압 및 상기 제 2 전압은 상기 액세스 라인들의 동일한 액세스 라인에 인가되는, 방법.
  18. 제 16 항에 있어서,
    상기 제 1 전압은 상기 액세스 라인들 중 제 1 액세스 라인에 인가되고; 및
    상기 제 2 전압은 상기 액세스 라인들 중 제 2 액세스 라인에 인가되는, 방법.
  19. 제 16 항에 있어서,
    상기 제 1 메모리 셀들은 상기 메모리 디바이스의 제 1 서브 블록에 포함되고; 및
    상기 제 2 메모리 셀들은 상기 메모리 디바이스의 제 2 서브 블록에 포함되는, 방법.
  20. 제 16 항에 있어서, 상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들은 상기 메모리 디바이스의 동일한 서브 블록에 포함되는, 방법.
  21. 제 16 항에 있어서,
    상기 제 1 메모리 셀들은 상기 액세스 라인들 중 제 1 액세스 라인에 결합되고
    및
    상기 제 2 메모리 셀들은 상기 액세스 라인들 중 제 2 액세스 라인에 결합되는, 방법.
  22. 제 16 항에 있어서, 상기 제 1 전압은 상기 제 2 전압의 값보다 작은 값을 갖는, 방법.
  23. 제 16 항에 있어서, 상기 제 1 전압은 상기 제 2 전압의 값보다 더 큰 값을 갖는, 방법.
  24. 방법에 있어서,
    메모리 디바이스의 액세스 라인들 중 하나의 액세스 라인에 제 1 전압을 인가하는 단계;
    상기 제 1 전압을 인가한 후, 상기 액세스 라인에 결합된 제 1 메모리 셀들의 제 1 임계 전압들을 확인하는 단계;
    상기 제 1 임계 전압들 중 적어도 하나가 선택된 전압보다 크다는 결정에 기초하여 오프셋 정보를 획득하는 단계;
    제 2 전압을 생성하는 단계로서, 상기 제 2 전압은 상기 제 1 전압 및 상기 오프셋 정보에 대응하는 전압량의 함수인, 상기 생성하는 단계;
    상기 메모리 디바이스의 제 2 메모리 셀들에 정보를 저장하는 동작 동안에 상기 액세스 라인들 중 선택된 액세스 라인에 상기 제 2 전압을 인가하는 단계;
    상기 제 2 전압을 인가한 후, 상기 제 2 메모리 셀들의 각각의 메모리 셀이 타겟 임계 전압에 도달하였는지 여부를 결정하는 단계; 및
    상기 제 2 메모리 셀들의 각각의 메모리 셀이 타겟 임계 전압에 도달했다는 결정에 기초하여 상기 제 2 메모리 셀들에 정보를 저장하는 동작을 완료하는 단계를 포함하는, 방법.
  25. 제 24 항에 있어서,
    상기 제 1 전압이 인가된 후 상기 제 2 전압이 인가되기 전에 상기 제 1 임계 전압의 임계 전압이 선택된 전압보다 크지 않다는 결정에 기초하여 상기 제 1 전압이 인가된 후 그리고 상기 제 2 전압이 인가되기 전에, 상기 액세스 라인에 제 1 추가 전압을 인가하는 단계를 더 포함하는, 방법.
  26. 제 24 항에 있어서, 상기 제 2 전압은 상기 제 1 전압과 상기 오프셋 정보에 대응하는 전압량의 합인, 방법.
  27. 제 24 항에 있어서,
    상기 제 2 전압을 인가한 후 그리고 상기 제 3 전압을 인가하기 전에 모든 상기 제 2 메모리 셀들보다 적은 수의 메모리 셀들이 타겟 임계 전압에 도달했다는 결정에 기초하여 선택된 액세스 라인에 제 3 전압을 인가하는 단계를 더 포함하는, 방법.
  28. 제 27 항에 있어서, 상기 제 3 전압은 상기 제 2 전압보다 큰, 방법.
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