CN1251328C - 存储器宏及半导体集成电路 - Google Patents

Abstract

本发明的目的在于：提供能够减少在高位层次中的布线的占有面积的存储器宏及半导体集成电路而又不损害其通用性。为此，设置存储器阵列部、成为存储器阵列部的接口的连接电路、以及连接存储器阵列部与连接电路的信号布线。在存储器阵列部上部设置由第1及第2布线层构成的网状布线。连接电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、连接电路或者信号布线的上部的第3布线层构成的多条信号线上。设置中间布线的区域被配置在存储器阵列部或者信号布线的上部，而且，在设置中间布线的区域不存在由第2布线层构成的网状布线。

Description

存储器宏及半导体集成电路

技术领域

本发明涉及安装了SRAM等的存储器宏以及包含存储器宏的多个宏的系统LSI等半导体集成电路。此外，存储器宏是与用于半导体集成电路布局数据的生成的存储器块对应的设计数据及与该设计数据对应的半导体集成电路上的块。

技术背景

半导体集成电路正在走向大规模化，构成系统的各种宏混合安装，作为系统LSI正在单一芯片化。存储器电路也不例外。另外，特别是随着图像处理等的增加，在系统LSI上部所使用的存储器容量有增加的趋势。适合于图像处理等高速处理的SRAM宏，这种增加趋势更加显著。

作为上述各种宏的例子，可以举出PLL电路及AD/DA转换器等的模拟电路、USB及IEEE1394等的接口电路。另外，在更大规模的系统LSI上部，微型计算机块等数字电路也往往表现为一个宏。例如，图9的逻辑电路40内的块就对应于宏。

在系统LSI的开发方面，对于这样的存储器宏等各种宏来说，一般的开发过程是首先进行保证整体性能的开发，在系统LSI的最高位开发中将各种宏同时混合安装的开发过程。

图11示出一般的存储器宏及其端子周边的布线(例如，参照特开1平11-134870号公报)。在图11中，符号1表示存储器宏，符号2表示成为存储器宏1与外部的接点的端子。该端子2的数目刚刚与存储器宏1的工作所需的信号线的数目相同。符号3表示端子2与存储器宏1以外的其他宏进行连接的布线(外部布线)。存储器宏1与其他的多个存储器宏共有信号线的情况居多，形成像图11那样的配置的情况很多。此外，所谓的存储器宏1以外的其他的宏，是指其他的存储器宏及控制这些存储器宏的存储器控制器，存储器不与最低存储器控制器那样的控制电路连接就无法工作。进而，也往往有将数据总线共有化，连接多个存储器的情况。

在存储器宏1的内部，符号4、5表示在存储器宏1的电路工作中供给必要的电荷的电源线及地线(存储器宏内布线)。电源线及地线4、5分别具有电源电位和地电位，在存储器1的内部相互配置成网状，等电位的布线相互连接。另外，在存储器宏1的端部，电源线及地线4、5能够与存储器宏1的外部的电源线及地线连接。从它的特征看，即使在使用层中也多半使用高层的布线层。符号S1表示在存储器宏1的外部的布线3的区域宽度。

如图11所示，存储器宏1是包含了端子2、电源线及地线4、5的结构。以该水平作为存储器宏1提供系统LSI的制作。布线3是利用存储器宏1之外的高位层次的开发而配置的。为了保证存储器宏1的工作，在存储器宏1上部，多半看不到在存储器宏1中未使用的其他层的布线图形。

但是，在图11所示的结构中，为了固定端子2的位置，对布线3的图形有限制，如图11所示，占有了宽度S1的区域面积，该区域与布线数成比例。因此，当存储器宏1的容量增加时，存在布线数增加，占有面积也增加的趋势。例如在数兆位级的SRAM的情况下，按照结构，布线3的条数为数十条，与存储器宏1的面积相比，也占到它的百分之几到百分之十几。

进而，如上所述，由于不能在其他的层上进行存储器宏1上部的布线，当探讨系统LS I的底板时，存储器宏1本身成为布线限制的情况居多。在这种情况下，随着存储器容量的增加，存在存储器宏1本身的面积增加的趋势，对它的限制极大。据此，需要使存储器宏1迂回地布线，成为伴随布线区域的增加及布线长度的增大而引起性能变差的原因。

这些起因于存储器宏1的问题与系统LSI的开发是独立的，是进行存储器宏1的开发的原因。但是，存储器宏1往往安装在多个系统LSI中，开发最适合于各个系统LSI的存储器宏反而是效率不高的。

发明内容

因此，本发明的目的在于：提供能降低在高位层次中的布线的占有面积的存储器宏及半导体集成电路而又不损害其通用性。

本发明的另一目的在于：提供能减少在高位层次中的布线限制的存储器宏及半导体装置而又不损害其通用性。

为了解决上述课题，本发明提供考虑在高位层次中的开发，而且使通用性得以保持的存储器宏及半导体集成电路。

具体地说，提供考虑了在高位层次中的布线的存储器宏及半导体集成电路。

其中有：

1.存储器宏与外部电路的接口布线的最佳化

2.提供通过存储器宏上的引线布线区域

即，在1.中，预先将在高位层次中配置的布线放进存储器宏内，以削减布线区域。另外，通过供给提高了在高位层次中的布线图形自由度的存储器宏，实现面积缩减。

进而，在2.中，一边在存储器宏上保证存储器宏的性能，一边设置通过布线区域，以此实现作为系统LSI的性能提高及面积缩减。

第1发明的存储器宏具备：存储器阵列部、成为存储器阵列部接口的接口电路、以及连接存储器阵列部与接口电路的布线区域。在存储器阵列部上部设置由第1及第2布线层构成的网状的电源布线，接口电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、接口电路或者布线区域的上部的第3布线层构成的多条信号线上，设置中间布线的区域包含存储器阵列部或者布线区域的上部，而且，在设置中间布线的区域不存在由第2布线层构成的网状的电源布线。此外，设置中间布线的区域往往也包含接口电路上部。

按照这种结构，接口电路采用如下结构：用由第2布线层构成的中间布线连接到由第3布线层构成的多条信号线上，设置中间布线的区域包含存储器阵列部或者布线区域的上部，而且在设置中间布线的区域上不存在由第2布线层构成的网状的电源布线。据此，由于能够将存储器宏上部用于布线，能够减小在高位层次中的布线的占有面积而又不损害其通用性。

在第1发明的结构中，多条信号线最好从包含存储器阵列部、接口电路及布线区域的区域的一条边到相向一侧的边布线，而且，在两端设置信号端子。

按照这种结构，由于多条信号线从包含存储器阵列部、接口电路及布线区域的区域的一条边到相向一侧的边布线，而且，在它的两端设置信号端子，在用信号线连接多个存储器宏时，仅仅需要存储器宏之间的高位布线的布线区域，能够大幅度削减信号线的布线区域。

在上述结构中，最好在多条信号线的两端的信号端子的位置、宽度、间隔等方面设置规定，取得与其他宏的匹配性。

按照这种结构，当用信号线连接尺寸不同的宏时，能够容易地进行布线。

第2发明的存储器宏具备：存储器阵列部、成为存储器阵列部的接口的接口电路、以及连接存储器阵列部与接口电路的布线区域，在存储器阵列部上部的区域，设置由第1及第2布线层构成的网状的电源布线，接口电路用由第2布线层构成的中间布线与用于连接设置在存储器阵列部、接口电路或者布线区域的上部的多条信号线的端子连接，形成中间布线的区域包含存储器阵列部或者布线区域的上部，而且在设置中间布线的区域，不存在由第2布线层构成的网状的电源布线。此外，设置中间布线的区域往往也包含接口电路上部。

按照这种结构，除能够得到与第1发明同样的作用效果外，信号线能够被自由地配置，能够提高上层布线的自由度。

在上述第1或者第2发明的结构中，存储器阵列部及接口电路最好使用第2及第3布线层以外的布线层构成。

按照这种结构，当生成信号线和中间布线时，存储器阵列部及接口电路不会成为限制。

另外，在上述第1或者第2发明的结构中，对电源布线供电的电源端子最好设置在包含存储器阵列部的区域的至少相向的2边上，而且在电源端子的位置、宽度、间隔等方面设置规定，取得与其他宏的匹配性。

按照这种结构，当用信号线连接尺寸不同的宏时，能够容易地进行布线。

在上述第1或者第2发明的结构中，第1布线层例如用6层金属布线中的第4层构成，第2布线层例如用6层金属布线中的第5层构成，第3布线层例如用6层金属布线中的第6层构成。

在上述第1或者第2发明的结构中，在包含存储器阵列部、接口电路及布线区域的区域中，接口电路最好配置在端部。

按照这种结构，由于不损害存储器阵列部的对称性，能够减小占有面积。

在上述结构中，包含存储器阵列部、接口电路及布线区域的区域例如在突出部具有接口电路所在的凸形，而且，在配置了接口电路的突出部的侧部存在的死空间内，形成其他的电路块。

按照这种结构，由于在接口电路的侧部产生的死空间内，形成其他的电路块，当构成半导体集成电路时，能够减小死空间，能够使半导体集成电路小型化。

在上述第1或者第2发明的结构中，在存储器阵列部、接口电路或者布线区域的上部，最好具备由第2布线层构成的引线用的区域。

按照这种结构，由于在存储器阵列部、接口电路或者布线区域的上部，具备由第2布线层构成的引线用的区域，能够提高布线的自由度，能够大幅度地增加布局的自由度。

在上述结构中，引线用的区域被设置在例如没有用第2布线层构成的网状的电源布线的区域，用第2布线层构成的网状的电源布线例如位于在用存储器阵列部、接口电路或者布线区域的上部的第2布线层以外构成的信号线上部，引线用的区域被配置在例如没有用存储器阵列部、接口电路或者布线区域的上部的第2布线层以外构成的信号线的区域，或者用第2布线层构成的存储器阵列部、接口电路或者布线区域上部的电源线及地线上部。

按照这种结构，能够将引线布线对存储器宏内的电路的不良影响抑制到最小限度。

在上述结构中，最好在布线区域中具备引线布线用的第1电路。

上述中的第1电路例如是信号放大器。

按照这种结构，能够用信号放大器放大通过引线布线的信号，能够消除信号的变钝、延迟。

在上述结构中，第1电路的输入端子例如在存储器阵列部、接口电路或者布线区域上部通过高电阻元件被固定在电源电位或者地电位，当作为缓冲器使用时，与信号线连接。

按照这种结构，由于第1电路的输入被固定，能够防止给予存储器宏的以不良影响。

第3发明的半导体集成电路安装上述第1或者第2发明的存储器宏，在与第3布线层的信号线交叉的方向通过信号线的情况下，使用第2布线层在存储器宏上部布设信号线，当在与第3布线层的信号线平行地通过信号线的情况下，使用第3布线层在存储器宏上部布设信号线。

按照这种结构，由于能够在存储器宏上部使用第2布线层或者第3布线层通过信号线，半导体集成电路的布局自由度增高，能够容易地减小布局面积。

第4发明的半导体集成电路是包含至少一个存储器宏和其他的宏的半导体集成电路，至少一个存储器宏具备存储器阵列部、成为存储器阵列部的接口的接口电路、以及连接存储器阵列部与接口电路的布线区域。在存储器阵列部上部设置由第1及第2布线层构成的网状的电源布线，接口电路用由第2布线层构成的中间布线连接到由设置在存储器阵列部、接口电路或者布线区域的上部的第3布线层构成的多条信号线上，设置中间布线的区域包含存储器阵列部或者布线区域的上部，而且，在设置中间布线的区域不存在由第2布线层构成的网状的电源布线。

按照这种结构，接口电路采用如下结构：用由第2布线层构成的中间布线连接到由第3布线层构成的多条信号线上，设置中间布线的区域包含存储器阵列部或者布线区域的上部，而且在设置中间布线的区域不存在由第2布线层构成的网状的电源布线。据此，由于能够将存储器宏上部用于布线，能够减小在高位层次中的布线的占有面积。

在第4发明的结构中，在存储器阵列部、接口电路或者布线区域的上部，最好具备由第2布线层构成的引线用的区域。

按照这种结构，由于在存储器阵列部、接口电路或者布线区域的上部具备由第2布线层构成的引线用的区域，能够提高布线的自由度，能够大幅度地增加布局的自由度。

在上述结构中，引线用的区域例如被设置在没有用第2布线层构成的网状的电源布线的区域，用第2布线层构成的网状的电源布线例如位于在用存储器阵列部、接口电路或者布线区域的上部的第2布线层以外构成的信号线上部，引线用的区域例如被配置在没有用存储器阵列部、接口电路或者布线区域的上部的第2布线层以外构成的信号线的区域，或者被配置在用第2布线层构成的存储器阵列部、接口电路或者布线区域上部的电源线或者地线上部。

按照这种结构，能够将引线布线对存储器宏内的电路的不良影响抑制到最小限度。

如以上说明的那样，按照本发明，能够大幅度削减在最高位层次中的布线区域，能够削减作为半导体集成电路(系统LSI)的面积。其结果是，能够实现提高作为半导体集成电路整体的性能及降低芯片单价。

附图说明

图1是说明第1实施例的存储器宏的结构的示意图。

图2是补写图1中布线及端子的示意图。

图3是对图2补写纵横方向的网状布线的示意图。

图4是配置了图3的多个存储器宏的情况的示意图。

图5是示出在存储器宏内部具备了端子位置的情况的结构的示意图。

图6是示出设置了引线布线区域的情况的结构的示意图。

图7是将图6中的引线布线区域周边放大了的示意图。

图8A、图8B是示出在引线布线区域插入了缓冲电路块的状态的示意图。

图9是示出安装了存储器宏的系统LSI的配置的示意图。

图10是示出从端子在横方向配置布线的例子的示意图。

图11是示出了现有的存储器宏的配置的示意图。

具体实施方式

以下，参照附图说明本发明的实施例。

实施例1

在图1中，符号11表示在本实施例中说明的存储器宏。符号12表示存储器部，存储器部具备由多个存储单元构成的存储器阵列部13和配置在内部的多条信号布线(存储器内部布线)14。在该示例中，在存储器部12中设置2个存储器阵列部13，通过2个存储器阵列部13之间配置多条信号布线(布线区域)14。符号15表示用于进行存储器部12与外部电路块连接的连接电路。该连接电路具有作为接口电路的功能。存储器宏11用存储器部12和连接电路15构成。

此外，存储器部12还具备用于正常地进行存储器部12本身的工作的逻辑电路部，但在本图中特地省略了记述。通过与存储器宏11的外部电路块的连接电路15及多条信号布线14，存储器阵列13被存取，以此进行读出及写入的存储器的一系列的动作。

这里，首先说明存储器宏11的内部特征。存储器宏11由存储器部12和连接电路15构成，但由于存储器部12主要以存储器阵列部13为中心构成，成为极其对称的配置图形。这是对SRAM及DRAM这样的存储器电路整体而言的。

连接电路15由与外部连接所需的逻辑电路及用于驱动输入输出的负载的缓冲器等构成，随着存储容量增加，电路规模增大。由于存储器部12本身是具有对称性的布局结构，在存储器部12的内部配置连接电路15损害对称性，反而引起面积增加。因此，如图1所示，将连接电路15独立地配置在存储器部12的外部最为合适。即，在存储器宏11的端部配置连接电路15。在这种情况下，包含存储器宏11的各要素的形式是一边的一部分为突出的凸形形状(略呈矩形)，在突出部分上配置连接电路15。而且，最好在其两侧的死空间内形成(配置)系统LSI的其他的电路。

但是，当采用图1所示的配置时，连接电路15的宽度不一定与存储器部12的宽度一致。因此，例如在连接电路15的两侧产生空置区域16，这是其缺点。当在该空置区域16上配置系统LSI的其他的电路块时，能够消除死空间，对减小系统LSI的面积是有效的。

存储器部12用5层布线构成，信号布线14相当于第5层布线。此外，在本实施例中作为6层布线结构进行说明。此外，后述的网状布线用第4层布线及第5层布线构成。该6层布线是金属布线。

连接电路15用5层以下的布线没有问题，但在存储器阵列部及接口电路使用第1、第2及第3布线层以外的布线层构成的情况下，为了与之匹配，可用3层以下的布线构成。另外，在上述存储器部12整体中，用3层布线构成，但当包含网状电源的第4层及第5层布线时，就成为用5层的布线层形成。这里，在使用第1、第2及第3布线层以外的布线层构成上述存储器阵列部及接口电路的情况下，第1布线层对应于第4层布线，第2布线层对应于第5层布线，第3布线层对应于第6层布线。

图2示出了在图1上追加了担当与外部连接的端子及向端子连接的布线。

符号19表示存储器宏11与外部的连接端子(信号端子)。符号17、18表示将连接电路15与端子19连接起来的布线。符号20表示将连接在端子19上的布线(多条信号线)17与连接电路15连接起来的布线(中间布线)18的区域。该区域20不仅是存储器阵列部13上部，往往也包含作为接口电路的连接电路15上部。

这里，为了使信号布线14与布线17正交，在同一层中无法布线。另外，由于布线17被配置在存储器部12及连接电路15上部，所以被配置在比存储器部12及连接电路15中使用的层更高的层上，即用第6层布线配置。

但是，由于将连接电路15与布线17连接起来的布线18与布线17正交，无法与布线17在同一层上配置。因此，必须确保布线18的区域。在这种情况下，能够使用不同层的情况也是解决问题的一个手段。但是，在本实施例中，最高是6层，由于层数有限制，因此不能原封不动地进行布线。因此，在本实施例中，采取了如下措施。这些措施在图3以后进行说明。

图3示出了在图2中补写构成网状布线(电源及地线布线)的横布线21及纵布线22(存储器宏内布线)而成的结构。如在图11中说明了的那样，构成网状布线的横布线21及纵布线22配置在存储器宏11上部几乎整个区域上。横布线21是第5层布线，纵布线22是第4层布线。由于信号布线14是第5层布线，横布线21无法配置在信号线14所在的地方(参照图3)。

但是，必须确保布线18的区域20。因此，为了与用第6层布线构成的布线17连接，要确保第5层。为此，将构成网状布线的横布线(第5层布线)21削除掉仅仅是区域20的部分。据此，通过用第5层布线构成的布线18将连接电路15与布线17连接起来。

网状布线，即横布线21及纵布线22的布线条数很多，在其正交的部位连接在一起，由于这样做使电阻大幅度地降低，即使切除掉这样的一部分区域，也不会使性能大幅度变差。

按照以上方法，图4示出了将外部布线置于存储器宏11上部而成的在高位层次中的配置例。图4示出了连接3个存储器宏11、11、11′的情况。该方法通过用高位布线23连接各端子19，实质上，仅仅增加存储器宏11之间的高位布线(存储器宏外部连接布线)23的布线区域即可，由于能够大幅度削减布线17的区域，可以说这是极有效的方法。虽然上述的高位布线23也能够在任何层上形成，但由于布线17是6层，第6层最为合适。

此外，虽然图4的存储器宏11′与存储器宏11的基本结构相同，但由于存储器容量不同，所以图的左右方向的大小不同。但是，即使在这样的存储器宏11′中，将端子位置等间隔地配置，削减布线区域的布局也是可能的。另外，通过取得不仅是端子位置，也取得网状布线宽度、网状布线间隔的匹配性，能够容易地进行布线。

图5示出了不是预先配置布线17，而代之以将端子，即存储器宏内端子24不配置在存储器宏11的端部，而配置在内部的图形。与上述同样地，由削除了网状布线的区域20确保端子区域。按照本方法，在高位层次的布线图形未被固定。即，在图5中也能够如图3、图4那样，能够在纵方向通过端子24配置布线，另外，如图10所示，也能够单纯地从端子24在横方向，例如在左方向配置。因此，能够提高在高位层次中的布线的自由度。

实施例2

其次，作为本发明的实施例2，就引线布线区域的提供进行说明。

由于利用图3所示的结构，能够用第6层布线将布线17配置在纵方向，除布线17以外，也能够将第6层布线配置在存储器宏11的上部。据此，能够在图3中的纵方向自由地配置引线布线。但是，在这样原封不动的情况下，无法在横方向配置引线布线。

但是，如果在横方向也能够配置，就能够向上下左右方向配置引线布线，从而能够大幅度地增加布局的自由度。

因此，为了解决该问题，在横方向用5层布线确保引线布线区域。为此，变更配置在网状布线中横方向上的横布线21的配置，如图6的横布线21′那样，设置空置空间。将该区域提供作为引线布线区域25。

在作为引线布线区域25而提供的情况下，前提是不因配置在该区域的信号致使存储器宏11本身产生误动作。在图7中说明为此采取的措施，图7示出引线布线区域25的两侧的横布线21′附近的放大图。符号26、27表示用纵布线22的下层，即用第3层布线构成的布线，即表示存储器宏内布线。布线26是信号线，布线27是电源或者地线。

不管是引线布线，也受到其他信号的影响，这种影响能够举出耦合等的噪声，即电位的变动。因此，为了降低这样的影响，在第3层布线中，将电位稳定的电源线及地线27上部作为引线布线区域25，为了端力避免噪声的影响而在信号线26上部配置横布线21′，通过覆盖信号线26，使之能够防止直接因引线布线而造成的影响。

此外，在本例中，作为横方向对第5层布线进行了叙述，对以纵布线22为对象的纵方向布线，也与上述同样地能够形成引线布线区域。

图8A、图8B示出在图6上追加了缓冲电路的结构。当增加存储器容量，增大存储器宏的面积时，它的纵横的尺寸也达到数mm。其结果是，在引线布线中的信号的变钝和延迟成为问题。但是，由于引线布线区域仅仅能够配置布线，无法对这样的信号的变钝、延迟采取措施。

因此，为了解决这些问题，预先将作为引线布线用的缓冲电路，即信号放大器配置在存储器宏11内。在图8A中。符号28表示配置在引线布线区域上的缓冲电路块。缓冲电路块28的内部示于图8B。缓冲电路块28由多个缓冲电路构成，能够与配置在引线布线区域的多条引线布线对应。

另外，也能够在一条引线布线上并联连接多个缓冲电路，根据负载改变缓冲器的尺寸。另外，通过预先配置尺寸不同的缓冲电路，进一步提高它的自由度。

此外，这些缓冲电路不作为存储器宏使用，另外，由于能够在高位层次使用，无法将缓冲电路的输入信号固定。

与此相对照，在缓冲电路的输入侧，通过高电阻元件，能够借助于连接在电源或者地线上加以应对。即能够固定缓冲电路的输入。

另外，作为其他的方法，作为保持输入断开状态的存储器宏被断路，在高位层次中连接所有缓冲器的输入，由此也能够固定缓冲电路的输入。

图9示出了安装多个存储器宏的系统LSI的布局。本系统LSI由4个存储器宏11A、11B、11C、11D和除此以外的逻辑电路40构成。进而，在逻辑电路40上，有控制存储器宏11A～11D的存储器控制电路41，使用第6层布线42～44进行该存储器控制电路41与各存储器宏11A～11D的连接。符号45表示由第6层布线构成的引线布线，符号46表示由第5层布线构成的引线布线。符号48表示端子。符号49、50表示焊接区。

在该系统LSI中，配置4个存储器宏11A、11B、11C、11D。其中，有与在端部具有的端子的图3对应的存储器宏11A、11B、11C，和与在内部具有的端子的图5对应的存储器宏11D。通过使用图9那样的具有不同端子位置的存储器宏11A、11B、11C、11D，能够将与所有的底板对应的布线区域放进存储器宏内。另外，由于能够使用纵横两方向的引线布线，能够提高来自芯片的焊接区等周边的布线的自由度。即在与存储器控制电路连接的第6层布线同一方向进行引线布线的情况下，用第6层布线进行引线布线；在正交方向的情况下，用第5层布线进行引线布线。因此，能够容易地增高布局的自由度，减小布局面积。

Claims (13)

1.一种存储器宏，其特征在于：

具备：存储器阵列部、成为上述存储器阵列部的接口的接口电路、以及连接上述存储器阵列部和上述接口电路的布线区域，

在上述存储器阵列部上部，设置由第1及第2布线层构成的电源及地布线，上述接口电路用由上述第2布线层构成的中间布线连接到由设置在上述存储器阵列部、上述接口电路或者上述布线区域的上部的第3布线层构成的多条信号线上，设置上述中间布线的区域包含上述存储器阵列部或者上述布线区域的上部，而且，在设置上述中间布线的区域，不存在由上述第2布线层构成的电源及地布线。

2.如权利要求1所述的存储器宏，其特征在于：

上述多条信号线通过包含上述存储器阵列部、上述接口电路及上述布线区域的区域上布线，而且，在两端设置信号端子。

3.如权利要求2所述的存储器宏，其特征在于：

在上述多条信号线的两端的信号端子的位置、宽度、间隔方面设置规定，取得与其他的宏的匹配性。

4.如权利要求1所述的存储器宏，其特征在于：

上述存储器阵列部及上述接口电路使用上述第1、第2及第3布线层以外的布线层构成。

5.如权利要求1所述的存储器宏，其特征在于：

对上述电源布线供电的电源端子设置在包含上述存储器阵列部的区域的至少相向的2边上，而且，在上述电源端子的位置、宽度、间隔方面设置规定，取得与其他的宏的匹配性。

6.如权利要求1所述的存储器宏，其特征在于：

用6层金属布线中的第4层构成上述第1布线层，用6层金属布线中的第5层构成上述第2布线层，用6层金属布线中的第6层构成上述第3布线层。

7.如权利要求1所述的存储器宏，其特征在于：

在包含上述存储器阵列部、上述接口电路及上述布线区域的区域中，上述接口电路配置在端部。

8.如权利要求7所述的存储器宏，其特征在于：

包含上述存储器阵列部、上述接口电路及上述布线区域的区域在突出部具有上述接口电路所在的凸形，而且，在配置了上述接口电路的突出部的侧部存在的死空间内，形成其他的电路块。

9.如权利要求1所述的存储器宏，其特征在于：

在上述存储器阵列部、上述接口电路或者上述布线区域的上部，具备由上述第2布线层构成引线布线区域。

10.一种存储器宏，其特征在于：

具备：存储器阵列部、成为上述存储器阵列部的接口的接口电路、以及连接上述存储器阵列部和上述接口电路的布线区域，

在上述存储器阵列部上部的区域，设置由第1及第2布线层构成的电源及地布线，上述接口电路用由上述第2布线层构成的中间布线与用于连接设置在上述存储器阵列部、上述接口电路或者上述布线区域的上部的多条信号线的端子连接，形成上述中间布线的区域包含上述存储器阵列部或者上述布线区域的上部，而且，在设置上述中间布线的区域，不存在由上述第2布线层构成的电源及地布线。

11.一种半导体集成电路，其特征在于：

安装权利要求1所述的存储器宏，在与第3布线层的信号线交叉的方向通过信号线的情况下，使用第2布线层在上述存储器宏上部进行引线布线，当与上述第3布线层的信号线平行地通过信号线的情况下，使用上述第3布线层在上述存储器宏上部进行引线布线。

12.一种半导体集成电路，其特征在于：

是包含至少一个存储器宏和其他宏的半导体集成电路，上述至少一个存储器宏具备：存储器阵列部、成为上述存储器阵列部的接口的接口电路、以及连接上述存储器阵列部与上述接口电路的布线区域，

在上述存储器阵列部上部设置由第1及第2布线层构成的电源及地布线，上述接口电路用由上述第2布线层构成的中间布线连接到由设置在上述存储器阵列部、上述接口电路或者上述布线区域的上部的第3布线层构成的多条信号线上，设置上述中间布线的区域包含上述存储器阵列部或者上述布线区域的上部，而且在设置上述中间布线的区域不存在由上述第2布线层构成的电源及地布线。

13.如权利要求12所述的半导体集成电路，其特征在于：

在上述存储器阵列部、上述接口电路或者上述布线区域的上部，具备由上述第2布线层构成的引线布线区域。

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