KR20040032336A - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

에프피지에이(FPGA : field programmable gate array) 소자 및 그 제조 방법에 관한 것으로, 그 목적은 집적도가 향상된 FPGA를 제조하는 것이다. 이를 위해, 본 발명에서는 FPGA 제조에 다마신 공정을 적용하여 비아와 배선구의 계면에 비정질실리콘층을 형성하는 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 제1층간절연막을 형성하고, 제1층간절연막을 선택적으로 식각하여 하부 금속배선을 노출시키는 비아를 형성하는 단계; 비아의 내부를 매립하도록 제1금속물질을 형성한 후, 제1층간절연막이 노출될 때까지 화학기계적 연마하는 단계; 비아의 상부에 비정질실리콘층을 형성하는 단계; 비정질실리콘층 및 제1층간절연막 상에 제2층간절연막을 형성하고, 제2층간절연막을 선택적으로 식각하여 제1금속물질을 노출시키는 배선구를 형성하는 단계; 배선구의 내부를 매립하도록 제2금속물질을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 다마신 공정을 이용하여 에프피지에이(FPGA : field programmable gate array, 이하 FPGA라 칭함) 소자를 형성하는 방법에 관한 것이다.

일반적으로, FPGA는, 에스램(SRAM : static random access memory)과 유사한 성질을 가지고, 피에이엘(PAL : programmable arrary logic)이나, 지에이엘(GAL : generic arrary logic)과 같이 프로그램에 의해서 일정한 내부회로를 구성할 수 있는 것으로서, 전원을 가할 때마다 외부에서 매번 초기화 데이타를 입력시켜 주는 초기화 작업을 행함으로써, FPGA의 내부에 일정한 로직회로가 구성되게 하는 소자이다.

FPGA의 일반적인 구조는 두개의 전도성 물질인 전극사이에 절연물을 포함하는 것이며, 이를 위해 실리콘기판 위에 하부전극, 절연물, 및 상부전극을 형성하며, 이 때 상부전극과 하부전극 사이에 형성한 절연막이 정상시간에 절연되고 원하는 시간에 도전되도록 함으로써, 제품의 기능을 최종적으로 정의해주는 최종 사용자가 원하는 대로 프로그래밍할 수 있는 소자를 구현한다.

이러한 구조에서 전극 간 절연물의 물성은 프로그램 가능 소자의 전기적 특성에 영향을 주며, 전극 간 절연물의 절연파괴 후 형성되는 전도성 필라멘트가 프로그램된 이후의 소자 동작의 신뢰성에 영향을 준다.

그런데, 이와 같은 전극 간 절연물에는 커패시턴스(capacitance)가 존재하게 되어 소자의 전기적 스위칭 동작에 시간적 지연을 가져오는 문제점이 있다.

그러나, 커패시턴스를 줄이기 위해 전극 간 절연물을 두껍게 증착할 경우, 프로그램 전압이 상대적으로 높아지고 집적도가 저하되는 문제점이 발생한다.

따라서, FPGA의 집적도를 향상시킬 필요가 있다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 집적도가 향상된 FPGA를 제조하는 것이다.

본 발명의 다른 목적은 다마신 공정을 FPGA 제조에 적용하는 것이다.

도 1a 내지 도 1e는 일반적인 다마신 공정을 도시한 단면도이고,

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 FPGA 제조에 다마신 공정을 적용하여 비아와 배선구의 계면에 비정질실리콘층을 형성하는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자는, 반도체 기판의 구조물 상에 형성된 하부 금속배선; 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 형성되고, 하부 금속배선의 적어도 일부분 상에 형성된 비아와 비아 상부에 형성된 배선구를 가지는 층간절연막; 비아 및 배선구의 내부에 매립된 금속물질; 비아와 배선구의 경계인 배선구의 바닥면에 형성된 비정질실리콘층을 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 반도체 기판의 상부 전면에 제1층간절연막을 형성하고, 제1층간절연막을 선택적으로 식각하여 하부 금속배선을 노출시키는 비아를 형성하는 단계; 비아의 내부를 매립하도록 제1금속물질을 형성한 후, 제1층간절연막이 노출될 때까지 화학기계적 연마하는 단계; 비아의 상부에 비정질실리콘층을 형성하는 단계; 비정질실리콘층 및 제1층간절연막 상에 제2층간절연막을 형성하고, 제2층간절연막을 선택적으로 식각하여 제1금속물질을 노출시키는 배선구를 형성하는 단계; 배선구의 내부를 매립하도록 제2금속물질을 형성하는 단계를 포함하여 이루어진다.

이 때, 제1금속물질로는 텅스텐을 형성하고, 제2금속물질로는 알루미늄 또는 구리를 형성하는 것이 바람직하다.

또한, 비아의 내벽에는 제1베리어금속막을 형성한 후, 제1베리어금속막 상에 제1금속물질을 형성하는 것이 바람직하고, 배선구의 내벽 및 비정질실리콘층 상에 제2베리어금속막을 형성한 후 제2베리어금속막 상에 제2금속물질을 형성하는 것이바람직하다.

이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.

일반적으로 다마신 공정은 주로 구리 배선을 형성할 때 사용하는 공정으로서, 구리가 텅스텐, 알루미늄과는 달리 건식 식각(Reactive Ion Etching)에 의한 배선 형성이 어려운 재료이므로 건식 식각 공정을 거치지 않으면서 구리배선을 형성하기 위해 연구되었다. 즉, 구리를 웨이퍼에 전면(blanket) 증착한 후에 불필요한 웨이퍼 표면의 구리층을 화학기계적 연마 공정으로 제거함으로써 최종적인 구리배선을 형성하는 공정을 다마신 공정이라 한다.

그러면, 첨부된 도 1a 내지 도 1e를 참조하여 일반적인 다마신 공정을 설명한다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 구조물(2)을 형성하고, 구조물(2) 상에 하부절연막(3)을 형성한 다음, 하부절연막(3)을 선택적으로 식각하여 배선구를 형성하고 구리를 전면증착한 후, 하부절연막(3)이 노출될 때까지 화학기계적 연마하여 하부구리배선(4)을 형성한다.

이어서, 하부절연막(3) 및 하부구리배선(4)의 상부 전면에 제1층간절연막(5)을 증착한 후, 제1층간절연막(5)을 선택적으로 식각하여 하부구리배선(4)을 노출시키는 소정폭의 비아(100)를 형성한다.

다음, 비아(100)의 내벽을 포함하여 제1층간절연막(5)의 상부 전면에 제1베리어금속막(6)을 얇게 증착한 후, 제1베리어금속막(6) 상에 텅스텐(7)을 두껍게 증착하여 비아(100)를 매립한다.

다음, 도 1b에 도시된 바와 같이, 제1층간절연막(5)이 노출될 때까지 텅스텐(7) 및 제1베리어금속막(6)을 화학기계적 연마하여 상면을 평탄화한 후, 평탄화된 상면의 상부 전면에 식각종료층으로 사용될 이종막(8)을 형성하고, 이종막(8) 상에 제2층간절연막(9)을 형성한다.

다음, 도 1c에 도시된 바와 같이, 제2층간절연막(9)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 배선구로 예정된 영역의 상부에 해당하는 제2층간절연막의 일부분을 노출시키는 감광막 패턴을 형성한 후, 그 감광막 패턴을 마스크로 하고 이종막(8)을 식각종료층으로 사용하여 제2층간절연막(9) 및 이종막(8)을 선택적으로 식각하여 비아 내부의 제1베리어금속막(6) 및 텅스텐(7)을 노출시키는 배선구(200)를 형성한다. 이 때, 배선구(200)는 비아(100)에 비해 폭이 더 넓은 것이 일반적이므로 배선구(200)를 통해 비아(100) 주변의 제1층간절연막(5)이 소정폭 노출된다.

다음, 도 1d에 도시된 바와 같이, 배선구(200)의 내부를 포함하여 제2층간절연막(9)의 상부 전면에 제2베리어금속막(10)을 얇게 형성한 후, 제2베리어금속막(10) 상에 배선구(200)를 충분히 매립하도록 구리 등의 금속물질(11)을 두껍게 증착한다.

다음, 도 1e에 도시된 바와 같이, 제2층간절연막(9)이 노출될 때까지 금속물질(11) 및 제2베리어금속막(10)을 화학기계적 연마하여 상면을 평탄화시킨다.

따라서, 상기한 다마신 공정을 FPGA 제조에 적용하면 집적도가 향상된 FPGA를 제조할 수 있을 것으로 기대된다.

그러면, 본 발명에 따라서 다마신 공정을 FPGA 제조에 적용한 경우의 반도체 소자 제조 방법을 도 2a 내지 도 2e를 참조하여 설명한다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(21)의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 구조물(22)을 형성하고, 구조물(22) 상에 하부절연막(23)을 형성한 다음, 하부절연막(23)을 선택적으로 식각하여 배선구를 형성하고 구리를 전면증착한 후, 하부절연막(23)이 노출될 때까지 화학기계적 연마하여 하부구리배선(24)을 형성한다.

이어서, 하부절연막(23) 및 하부구리배선(24)의 상부 전면에 제1층간절연막(25)을 증착한 후, 제1층간절연막(25)을 선택적으로 식각하여 하부구리배선(24)을 노출시키는 소정폭의 비아(100)를 형성한다.

다음, 비아(100)의 내벽을 포함하여 제1층간절연막(25)의 상부 전면에 제1베리어금속막(26)을 얇게 증착한 후, 제1베리어금속막(26) 상에 텅스텐(27)을 두껍게 증착하여 비아(100)를 매립한다.

다음, 도 2b에 도시된 바와 같이, 제1층간절연막(25)이 노출될 때까지 텅스텐(27) 및 제1베리어금속막(26)을 화학기계적 연마하여 상면을 평탄화한 후, 평탄화된 상면의 상부 전면에 비정질실리콘(α-Si)층(28)을 형성하고 비정질실리콘층(28)이 배선구로 예정된 영역인 제1베리어금속막(26) 및 텅스텐(27) 상부에 남도록 소정폭으로 식각한 다음, 비정질실리콘층(28) 및 제1층간절연막(5) 상에 제2층간절연막(29)을 형성한다.

이 때, 배선구는 비아(100)에 비해 폭이 더 넓은 것이 일반적이므로 비정질실리콘층(28)은 제1베리어금속막(26) 주변의 제1층간절연막(25) 상에까지 연장되어 있다.

여기서, 비정질실리콘층(28)은 정상시간에 절연되다가 원하는 시간에 비정질실리콘의 브레이크다운(break-down) 전압 이상을 인가하면 도전되도록 함으로써 프로그램 가능한 FPGA 소자를 구현하는 것으로, 프로그램을 위한 브레이크다운 전압에 따른 적정 두께로 형성하는 것이 바람직하다. 일 예로, 프로그램을 위한 브레이크다운 전압이 6V 근처일 경우 상압화학기상증착(APCVD) 방법으로 약 400Å의 두께로 형성한다.

다음, 도 2c에 도시된 바와 같이, 제2층간절연막(29)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 비정질실리콘층(28)의 상부에 해당하는 제2층간절연막(29)을 노출시키는 감광막 패턴을 형성한 후, 그 감광막 패턴을 마스크로 하여 비정질실리콘층(28)이 노출될 때까지 제2층간절연막(9)을 선택적으로 식각하여 배선구(200)를 형성한다.

다음, 도 2d에 도시된 바와 같이, 비정질실리콘층(28)의 상부 및 배선구(200)의 내부를 포함하여 제2층간절연막(29)의 상부 전면에 제2베리어금속막(30)을 얇게 형성한 후, 제2베리어금속막(30) 상에 배선구(200)를 충분히 매립하도록 구리 등의 금속물질(31)을 두껍게 증착한다.

다음, 도 2e에 도시된 바와 같이, 제2층간절연막(29)이 노출될 때까지 금속물질(31) 및 제2베리어금속막(30)을 화학기계적 연마하여 상면을 평탄화시킨다.

상술한 바와 같이, 본 발명에서는 종래 다마신 공정을 적용하여 FPGA 소자를 제조함으로써, 동일한 면적 내에 보다 더 많은 수의 게이트 어레이를 정의할 수 있으므로 FPGA의 집적도가 향상되는 효과가 있다.

Claims (9)

1. 반도체 기판의 구조물 상에 형성된 하부 금속배선;

   상기 하부 금속배선을 포함하여 상기 반도체 기판의 상부 전면에 형성되고, 상기 하부 금속배선의 적어도 일부분 상에 형성된 비아와 상기 비아 상부에 형성된 배선구를 가지는 층간절연막;

   상기 비아 및 상기 배선구의 내부에 매립된 금속물질;

   상기 비아와 상기 배선구의 경계인 상기 배선구의 바닥면에 형성된 비정질실리콘층

   을 포함하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 비아 내부에 매립된 금속물질은 텅스텐이고 상기 배선구의 내부에 매립된 금속물질은 알루미늄 또는 구리인 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서,

   상기 비아의 내벽에는 제1베리어금속막이 형성되고 상기 제1베리어금속막 상에 상기 금속물질이 형성된 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서,

   상기 배선구의 내벽 및 상기 비정질실리콘층 상에 제2베리어금속막이 형성되고 상기 제2베리어금속막 상에 상기 금속물질이 형성된 것을 특징으로 하는 반도체 소자.
5. 반도체 기판의 구조물 상에 형성된 하부 금속배선을 포함하여 상기 반도체 기판의 상부 전면에 제1층간절연막을 형성하고, 상기 제1층간절연막을 선택적으로 식각하여 상기 하부 금속배선을 노출시키는 비아를 형성하는 단계;

   상기 비아의 내부를 매립하도록 제1금속물질을 형성한 후, 상기 제1층간절연막이 노출될 때까지 화학기계적 연마하는 단계;

   상기 비아의 상부에 비정질실리콘층을 형성하는 단계;

   상기 비정질실리콘층 및 상기 제1층간절연막 상에 제2층간절연막을 형성하고, 상기 제2층간절연막을 선택적으로 식각하여 상기 제1금속물질을 노출시키는 배선구를 형성하는 단계;

   상기 배선구의 내부를 매립하도록 제2금속물질을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 제 5 항에 있어서,

   상기 제1금속물질로는 텅스텐을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
7. 제 5 항에 있어서,

   상기 제2금속물질로는 알루미늄 또는 구리를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제 5 항에 있어서,

   상기 비아의 내벽에 제1베리어금속막을 형성한 후, 상기 제1베리어금속막 상에 상기 제1금속물질을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제 5 항에 있어서,

   상기 배선구의 내벽 및 상기 비정질실리콘층 상에 제2베리어금속막을 형성한 후 상기 제2베리어금속막 상에 상기 제2금속물질을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.