KR19980026866A - 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 - Google Patents
반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 Download PDFInfo
- Publication number
- KR19980026866A KR19980026866A KR1019960045432A KR19960045432A KR19980026866A KR 19980026866 A KR19980026866 A KR 19980026866A KR 1019960045432 A KR1019960045432 A KR 1019960045432A KR 19960045432 A KR19960045432 A KR 19960045432A KR 19980026866 A KR19980026866 A KR 19980026866A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive film
- forming
- insulating layer
- film
- semiconductor device
- Prior art date
Links
Abstract
본 발명은 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법에 대해 기재되어 있다.
이는 제 1 도전막 상에 절연막을 형성하는 단계; 상기 절연막의 소정 영역을 식각하는 단계; 상기 제 1 도전막 전면에 절연 물질을 증착하여 층간 절연층을 형성하는 단계; 상기 패터닝된 절연막의 소정 부분이 노출되도록 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 및 상기 콘택 홀이 형성된 제 1 도전막 상에 제 2 도전막을 형성하는 단계로 이루어진다.
즉, 제 2 도전막/절연막/제 1 도전막을 형성함에 있어서 먼저 절연막을 증착한 후 층간 절연층을 형성함으로써 종래에 비해 단차 도포성(Step Coverage)이 개선되고 이로 인해 안정된 브랙다운 전압(Breakdown Voltage)를 얻을 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 단차 도포성(Step Coverage)을 개선할 수 있는 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법에 관한 것이다.
디지틀 로직 회로(Digotal Logic Circuit)의 설계에 활용되는 FPGA(Field Programmable Gate Array)에 최근 안티-퓨즈(Anti-Fuse)형성 방법을 많이 채택하고 있다.
안티-퓨즈의 기본적인 개념은 두 개의 전도체 사이에 얇은 절연체를 두어 오픈 회로(Open-Circuit)를 만드는 것이다.
이를 형성하기 위한 방법으로는 비아 홀(Via Hole)을 이용하는 방법과 플래너(Planar) 형태의 ONO층을 이용하는 방법이 있다.
이 중 비아 홀을 이용하는 방법은 공정이 단순한 이점이 있으나 단차 도포성(Step Coverage) 특성으로 인해 안정된 브랙다운 전압(Breakdown Voltage)를 얻을 수 없다는 문제점이 있다.
도 1은 종래 기술에의한 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 설명하기 위해 도시한 단면도이다.
도면 참조 번호 1은 제 1 도전막을, 3은 층간 절연층을, 5는 절연막을, 7은 제 2 도전막을 각각 나타낸다.
금속, 불순물이 도프된 다결정 실리콘중 어느 하나로 제 1 도전막(1)을 형성한 후 상기 제 1 도전막(1) 상에 BPSG와 같은 절연 물질을 증착하여 층간 절연층(3)을 형성한다.
이어서 상기 층간 절연층(3) 상에 절연막(5)과 제 2 도전막(7)을 차례로 형성한다.
상기 절연막은 SiO2, TiO2,ONO중 어느 하나로 형성한다.
상기와 같은 방법에 의하면 콘택 홀이 작아질수록 단차 도포성이 문제가 되어 안정된 브랙다운 전압을 확보하기 힘들다.
본 발명이 이루고자 하는 기술적 과제는, 단차 도포성(Step Coverage)을 개선할 수 있는 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 제공하는데 있다.
도 1은 종래 기술에의한 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 제 1 도전막 상에 절연막을 형성하는 단계; 상기 절연막의 소정 영역을 식각하는 단계; 상기 제 1 도전막 전면에 절연 물질을 증착하여 층간 절연층을 형성하는 단계; 상기 패터닝된 절연막의 소정 부분이 노출되도록 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 및 상기 콘택 홀이 형성된 제 1 도전막 상에 제 2 도전막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 제공한다.
상기 절연막은 SiO2, TiO2,ONO중 어느 하나로 형성하는 것이 바람직하다.
본 발명에 의한 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법은 제 2 도전막/절연막/제 1 도전막을 형성함에 있어서 먼저 절연막을 증착한 후 층간 절연층을 형성함으로써 종래에 비해 단차 도포성(Step Coverage)이 개선되고 이로 인해 안정된 브랙다운 전압(Breakdown Voltage)를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 제 1 도전막을, 23·23a는 절연막을, 25·25a는 층간 절연층을, 26은 콘택 홀을, 27은 제 2 도전막을 각각 나타낸다.
도 2a를 참조하면, 제 1 도전막(21) 상에 절연막(23)을 형성한다.
상기 제 1 도전막(21)은 금속, 불순물이 도프된 다결정 실리콘막중 어느 하나가 될 수 있고, 상기 절연막(23)은 SiO2, TiO2,ONO중 어느 하나로 형성한다
도 2b를 참조하면, 사진 식각 방법을 이용하여 상기 절연막(23)을 패터닝하여 절연막(23a)을 형성한 후 상기 절연막(23a)이 형성된 제 1 도전막(21) 전면에 BPSG와 같은 절연 물질을 증착하여 층간 절연층(25)을 형성한다.
도 2c를 참조하면, 사진 식각 방법을 이용하여 상기 절연막의 소정 부분이 노출되도록 상기 층간 절연층(25)을 패터닝함으로써 콘택홀(26) 및 층간 절연층(25a)을 형성한다.
이 때, 상기 콘택 홀(26)의 바닥의 크기는 상기 절연막(23a)보다 작다.
도 2d를 참조하면, 상기 콘택 홀(26)이 형성된 제 1 도전막(21) 상에 제 2 도전막(27)을 형성한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법은 제 2 도전막/절연막/제 1 도전막을 형성함에 있어서 먼저 절연막을 증착한 후 층간 절연층을 형성함으로써 종래에 비해 단차 도포성(Step Coverage)이 개선되고 이로 인해 안정된 브랙다운 전압(Breakdown Voltage)를 얻을 수 있다.
Claims (2)
- 제 1 도전막 상에 절연막을 형성하는 단계;상기 절연막의 소정 영역을 식각하는 단계;상기 제 1 도전막 전면에 절연 물질을 증착하여 층간 절연층을 형성하는 단계;상기 패터닝된 절연막의 소정 부분이 노출되도록 상기 층간 절연층을 식각하여 콘택 홀을 형성하는 단계; 및상기 콘택 홀이 형성된 제 1 도전막 상에 제 2 도전막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법.
- 제 1 항에 있어서, 상기 절연막은 SiO2, TiO2,ONO중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 안티-퓨즈(Anti-Fuse)형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045432A KR19980026866A (ko) | 1996-10-11 | 1996-10-11 | 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045432A KR19980026866A (ko) | 1996-10-11 | 1996-10-11 | 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980026866A true KR19980026866A (ko) | 1998-07-15 |
Family
ID=66289683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045432A KR19980026866A (ko) | 1996-10-11 | 1996-10-11 | 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980026866A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574475B1 (ko) * | 1998-12-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 메탈산화층을 이용한 앤티퓨즈 형성방법 |
-
1996
- 1996-10-11 KR KR1019960045432A patent/KR19980026866A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574475B1 (ko) * | 1998-12-30 | 2006-08-10 | 주식회사 하이닉스반도체 | 메탈산화층을 이용한 앤티퓨즈 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20020012857A (ko) | 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법 | |
| KR970007831B1 (ko) | 금속선과 콘택 플러그의 동시 형성방법 | |
| KR940001358A (ko) | 반도체장치 제조방법 | |
| KR19980026866A (ko) | 반도체 소자의 안티-퓨즈(Anti-Fuse) 형성 방법 | |
| US5994223A (en) | Method of manufacturing analog semiconductor device | |
| KR20040007155A (ko) | Ｍｉｍ 구조의 커패시터 제조방법 | |
| KR100883041B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100790293B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| KR100289653B1 (ko) | 반도체소자의배선구조및그의형성방법 | |
| KR100248150B1 (ko) | 반도체소자의 콘택홀형성방법 | |
| KR100328819B1 (ko) | 반도체장치의배선형성방법 | |
| KR100265848B1 (ko) | 반도체장치의전하저장전극형성방법 | |
| KR20010004008A (ko) | 에어-갭을 갖는 반도체 소자의 금속배선 형성방법 | |
| KR100408683B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR0148326B1 (ko) | 반도체 소자의 제조방법 | |
| KR100587034B1 (ko) | 디램의 커패시터 제조방법 | |
| KR19990057892A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100537195B1 (ko) | 반도체 메모리장치의 커패시터 제조방법 | |
| KR0147636B1 (ko) | 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100536625B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100274337B1 (ko) | 반도체소자의제조방법 | |
| KR19980065743A (ko) | 안티 퓨즈를 구비하는 반도체장치 및 그 형성방법 | |
| KR20000026675A (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |