KR100997789B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층 상에 제1하드마스크막, 제2하드마스크막 및 보호막으로 이루어지며, 상면 및 양 측면을 포함한 표면에 스페이서가 형성된 적층 패턴을 형성하는 단계와, 상기 적층 패턴을 포함한 식각대상층 상에 상기 적층 패턴들을 덮도록 제3하드마스크막을 형성하는 단계와, 상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계와, 상기 잔류된 나머지 스페이서 및 보호막을 제거하는 단계와, 상기 스페이서 및 보호막이 제거된 적층 패턴 및 제3하드마스크막을 식각마스크로 이용하여 식각대상층을 식각하는 단계와, 상기 제3하드마스크막 및 적층 패턴을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 네가티브(Negative) 방식의 스페이서 패터닝(Spacer Patterning Technology) 공정을 이용한 미세 패턴 형성시에 공정 마진을 개선하여 소자의 안정성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
40nm 이하의 패턴 형성 공정에서는 현재 널리 사용되고 있는 싱글(Single) 패터닝 방법으로는 더 이상 패턴의 형성이 불가능하여, 이를 해결하기 위해 더블(Double) 패터닝 방법이 제안되었다.
상기 더블 패터닝 방법은 크게 포토(Photo) 공정을 두 번 적용하는 더블 패터닝 공정(Double Patterning Technology ; 이하, "DPT"라 칭함)과, 하나의 패턴을 형성한 다음 스페이서를 이용하여 패터닝을 하는 스페이서 패터닝 공정(Spacer Pattering Technology ; 이하, "SPT"라 칭함)으로 나눌 수 있다.
상기 DPT 공정의 경우 포토 공정을 두 번 적용하기 때문에 두 포토 공정 사이의 오버레이(Overlay) 마진 부족으로 인하여 정확한 패턴의 형성이 어렵다는 단점이 있다.
이와 달리, 상기 SPT 공정은 한 번의 패터닝으로 형성된 스페이서를 이용하여 두 개의 패턴을 형성하기 때문에 포토 공정에 의한 오버레이 문제는 없으며, 패턴 간의 간격 및 크기를 일정하게 할 수 있다는 장점이 있다.
여기서, 상기 SPT 공정은 스페이서 자체가 패턴으로 형성되는 포지티브(Positive) SPT 공정과 스페이서 사이가 패턴으로 형성되는 네가티브(Negative) SPT 공정의 두 가지 방식으로 나누어진다.
일반적으로 상기 포지티브 SPT 공정의 경우, 셀에서 동일한 넓이의 활성 영역을 형성할 수 있다는 장점이 있다. 하지만, 스페이서 간의 넓이 조절이 어려워 인접 트랜지스터와 게이트 간의 간섭이 발생하는 문제가 발생할 가능성이 높다.
게다가 상기 포지티브 SPT 공정의 경우, 페리 영역의 큰 패턴을 형성할 수 없다는 단점이 있어, 페리 영역의 큰 패턴을 형성하기 위해서는 포토 공정이 추가적으로 요구되게 되며, 더욱이, 포토 공정이 정밀하게 제어되지 못하면 오버레이 문제로 인해 정확한 패턴의 구현이 어렵게 된다.
한편, 상기 네가티브 SPT 공정은 초기 형성되는 패턴이나 스페이서 사이의 간격을 이용하여 패턴이 이루어지기 때문에, 페리 영역의 큰 패턴 형성에는 용이하다. 그러나, 활성 영역의 넓이를 일정하게 유지하기 어렵고, 또한, 패턴이 형성되지 않아야할 부분의 하드마스크막을 제거하는 공정이 포함되어야 하는 어려움이 있다.
이하에서는, 상기 네가티브 SPT 공정에 대해 간략하게 설명하도록 한다.
먼저, 식각되어야 할 식각대상층 상부에 산화막 및 파티션(Partition)용 폴 리실리콘막과 같은 하드마스크막을 증착하고, 감광막 패턴에 의한 패터닝 공정을 수행한다.
그런 다음, 상기 파티션용 폴리실리콘막으로 이루어진 하드마스크막을 패터닝하고, 상기 산화막을 스페이서가 증착되는 두께만큼 일부 제거한 다음, 상기 패터닝된 산화막 및 폴리실리콘막의 표면에 스페이서 산화막을 형성한다.
이어서, 상기 스페이서 산화막이 형성된 상기 산화막 및 파티션용 폴리실리콘막 상부에 하드마스크막으로 사용되는 갭-필용 폴리실리콘막을 형성하고, 상기 갭-필용 폴리실리콘막으로 이루어진 하드마스크막을, 상기 스페이서 산화막을 식각정지막으로 이용하여 CMP(Chemical Mechanical Polishing) 공정으로 제거하거나, 또는, 상기 스페이서 산화막까지 완전히 CMP 공정으로 제거하여 절연시킨다.
그리고 나서, 상기 절연된 갭-필용 폴리실리콘막으로 이루어진 하드마스크막과, 파티션용 폴리실리콘막으로 이루어진 하드마스크막 및 산화막을 식각마스크로 이용하여 상기 식각대상층을 패터닝한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래의 네가티브 SPT 공정에서, 상기 갭-필용 폴리실리콘막으로 이루어진 하드마스크막을, 상기 스페이서 산화막을 식각정지막으로 이용하여 CMP(Chemical Mechanical Polishing) 공정으로 제거하는 경우는, 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 부분과 파티션용 폴리실리콘막으로 이루어진 하드마스크막 부분과의 높이 및 그 두께가 CMP 공정에 의해 달라지기 때문에 패턴의 균일성을 확보하기 어렵다.
한편, 상기 스페이서 산화막까지 같이 제거하여 상기 갭-필용 폴리실리콘막 으로 이루어진 하드마스크막을 절연시키는 경우는, 갭-필용 폴리실리콘막으로 이루어진 하드마스크막과 상기 파티션용 폴리실리콘막으로 이루어진 하드마스크막 간의 높이를 일정하게 유지하여 패턴의 균일성을 증가시킬 수 있지만, 이 경우, 감광막 패턴을 이용한 패터닝을 통해, 패턴이 형성되지 않아야 되는 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 부분의 제거시, 마스크 공정의 마진이 없어, 패턴이 형성되어야 할 폴리실리콘막 부분까지 제거될 가능성이 높다.
본 발명은 네가티브 방식의 SPT 공정을 이용한 미세 패턴 형성시에, 패턴의 균일성을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 네가티브 방식의 SPT 공정을 이용한 미세 패턴 형성시에, 마스크 공정의 마진 특성을 개선하여 소자의 안정성을 확보할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층 상에 제1하드마스크막, 제2하드마스크막 및 보호막으로 이루어지며, 상면 및 양 측면을 포함한 표면에 스페이서가 형성된 적층 패턴을 형성하는 단계; 상기 적층 패턴을 포함한 식각대상층 상에 상기 적층 패턴들을 덮도록 제3하드마스크막을 형성하는 단계; 상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계; 상기 잔류된 나머지 스페이서 및 보호막을 제거하는 단계; 상기 스페이서 및 보호막이 제거 된 적층 패턴 및 제3하드마스크막을 식각마스크로 이용하여 식각대상층을 식각하는 단계; 및 상기 제3하드마스크막 및 적층 패턴을 제거하는 단계;를 포함한다.
상기 제1하드마스크막은 산화막으로 형성한다.
상기 제2하드마스크막은 폴리실리콘막으로 형성한다.
상기 보호막은 비정질 탄소막 또는 질화막으로 형성한다.
상기 보호막은 50∼200Å의 두께로 형성한다.
상기 스페이서는 ALD(Atomic Layer Deposition) 방식을 이용한 산화막으로 형성한다.
상기 제3하드마스크막은 폴리실리콘막으로 형성한다.
상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계는, 상기 제3하드마스크막만을 1차 CMP하는 단계; 및 상기 1차 CMP된 제1하드마스크막 및 스페이서를 2차 CMP하는 단계;를 포함한다.
상기 제3하드마스크막만을 1차 CMP하는 단계는, 4∼12 ph의 콜로이달(Colloidal) 실리카 연마제에 플루오르화 카르복실 산염(Fluorinated Carboxylic Acids), 폴리아크릴 산염(Polyacrylic Acides), 4차 암모늄염(Quartenary Ammonium Salts : CTAB) 및 트리톤(Triton)으로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 첨가하여 수행한다.
상기 1차 CMP된 제1하드마스크막 및 스페이서를 2차 CMP하는 단계는, 10∼12 ph인 퓸드(Fumed) 실리카 연마제를 사용하여 수행한다.
상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계와, 상기 잔류된 나머지 스페이서 및 보호막을 제거하는 단계 사이에, 상기 적층 패턴 및 상기 적층 패턴 사이에 형성된 제3하드마스크막을 가리는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴에 의해 노출된 나머지 제3하드마스크막 부분을 제거하는 단계;를 더 포함한다.
상기 식각대상층 상의 적층 패턴이 형성되지 않은 부분의 제3하드마스크막을 제거하는 단계는, 건식 또는 습식 방식으로 수행한다.
본 발명은 네가티브 방식의 SPT 공정을 이용한 미세 패턴 형성시에, 파티션용 폴리실리콘막으로 이루어진 하드마스크막 상에 폴리실리콘막 대 산화막 간의 선택비가 높은 보호막을 형성함으로써, 후속의 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 형성 후, 상기 갭-필용 폴리실리콘막에 대한 CMP 공정 시, 상기 보호막을 식각정지막으로 사용할 수 있다.
따라서, 본 발명은 상기와 같이 갭-필용 폴리실리콘막에 대한 CMP 공정 시, 상기 보호막을 식각정지막으로 사용할 수 있으므로, 상기 파티션용 폴리실리콘막으로 이루어진 하드마스크막과 상기 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 간의 높이를 일정하게 유지시킬 수 있다.
또한, 본 발명은 상기와 같이 갭-필용 폴리실리콘막에 대한 CMP 공정 시, 상기 보호막을 식각정지막으로 사용할 수 있으므로, 패턴이 형성되지 않아야 되는 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 부분 제거시, 마스크 공정의 마진을 향상시킬 수 있어, 그래서, 패턴이 형성되어야 할 폴리실리콘막 부분이 제거되 는 것을 방지할 수 있다.
그 결과, 본 발명은 전체 반도체 소자의 안정성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 셀 영역(C) 및 상기 셀 영역(C)에 인접한 페리 영역(P)으로 구획되며, 식각대상층(102)을 구비한 반도체 기판(100)의 각 영역(C, P) 상에 제1하드마스크막(104), 제2하드마스크막(106) 및 보호막(108)을 순차적으로 형성한다.
상기 제1하드마스크막(104) 및 제2하드마스크막(106)은 각각 산화막 및 파티션(Partition)용 폴리실리콘막으로 형성한다. 또한, 상기 보호막(108)은 비정질 탄소막 또는 질화막으로 형성하며, 이때, 상기 보호막(108)은 50∼200Å의 두께로 형성하는 것이 바람직하다.
그런 다음, 상기 보호막(108)이 형성된 반도체 기판(100)의 각 영역(C, P) 상에 후속의 패턴이 형성될 패턴 형성 예정 영역 부분을 가리는 제1마스크 패턴(110)을 형성한다.
도 1b를 참조하면, 상기 제1마스크 패턴(110)을 식각마스크로 이용하여 상기 보호막(108), 제2하드마스크막(106) 및 제1하드마스크막(104)을 식각한다.
이때, 상기 제1하드마스크막(104)은 후속의 스페이서가 형성되는 공간을 확보하도록, 상기 제1하드마스크막(104)의 일부 부분만을 식각하는 것이 바람직하다.
도 1c를 참조하면, 상기 각 영역(C, P)의 식각된 제1하드마스크막(104), 제2하드마스크막(106) 및 보호막(108)의 상면 및 양 측면을 포함하는 반도체 기판(100) 상에 스페이서(112)를 형성하여, 상기 제1하드마스크막(104), 제2하드마스크막(106), 보호막(108) 및 스페이서(112)로 이루어진 적층 패턴을 형성한다.
상기 스페이서(112)는 ALD(Atomic Layer Deposition) 방식을 이용한 산화막으로 형성한다.
도 1d를 참조하면, 상면 및 양 측면에 스페이서(112)가 형성된 상기 적층 패턴을 포함한 반도체 기판(100)의 각 영역(C, P) 상에 상기 적층 패턴들을 완전히 덮도록 제3하드마스크막(114)을 형성한다.
상기 제3하드마스크막(114)은 갭-필용 폴리실리콘막으로 형성한다.
도 1e를 참조하면, 상기 제3하드마스크막(114) 및 상기 스페이서(112)를 상기 보호막(108)을 식각정지막으로 이용하여 CMP(Chemical Mechanical Polishing) 공정으로 제거한다.
여기서, 상기 제3하드마스크막(114) 및 상기 스페이서(112)의 CMP 공정에 의한 제거는, 상기 제3하드마스크막(114)만을 1차 CMP하는 단계와, 상기 1차 CMP된 제3하드마스크막(114) 및 스페이서(112)를 2차 CMP하는 단계를 통해 이루어진다.
이때, 상기 제3하드마스크막(114)만을 1차 CMP하는 단계는, 4∼12 ph의 콜로이달(Colloidal) 실리카 연마제에 플루오르화 카르복실 산염(Fluorinated Carboxylic Acids), 폴리아크릴 산염(Polyacrylic Acides), 4차 암모늄염(Quartenary Ammonium Salts : CTAB) 및 트리톤(Triton)으로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 첨가하여 수행한다.
또한, 상기 1차 CMP된 제3하드마스크막(114) 및 스페이서(112)를 2차 CMP하는 단계는, 10∼12 ph인 퓸드(Fumed) 실리카 연마제를 사용하여 수행하는 것이 바람직하다.
도 1f를 참조하면, 상기 제1하드마스크막(104), 제2하드마스크막(106), 스페이서(112), 보호막(108) 및 제3하드마스크막(114)이 형성된 반도체 기판(100)의 상기 셀 영역(C) 상에, 상기 제1하드마스크막(104), 제2하드마스크막(106), 스페이서(112), 보호막(108) 및 제3하드마스크막(114)을 가리며, 상기 셀 영역(C)의 가장자리 및 페리 영역(P), 즉, 상기 제3하드마스크막(114)이 제거되어야 하는 부분을 노출시키는 제2마스크 패턴(116)을 형성한다.
그런 다음, 상기 제2마스크 패턴(116)에 의해 노출된 셀 영역(C)의 가장자리 부분 및 페리 영역(P), 즉, 상기 제3하드마스크막(114)을 제거시켜야 하는 부분의 제3하드마스크막(114)을 제거한다.
즉, 상기 제2마스크 패턴(116)에 의해 노출된 셀 영역(C)의 가장자리 부분 및 페리 영역(P)의 제3하드마스크막(114) 부분을 건식 또는 습식 방식으로 제거한다.
도 1g를 참조하면, 상기 제2마스크 패턴을 제거한다.
도 1h를 참조하면, 상기 보호막(108), 스페이서(112) 및 제1하드마스크 막(104)을 상기 식각대상층(102)이 노출될때까지 에치-백(Etch-Back) 공정으로 제거한다.
도 1i를 참조하면, 상기 제2하드마스크막(106) 및 제3하드마스크막(114)을 식각마스크로 이용하여 노출된 상기 식각대상층(102)을 식각하고, 상기 제3하드마스크막(114) 및 제2하드마스크막(106)을 제거한다.
전술한 바와 같이 본 발명은, 상기와 같이 파티션용 폴리실리콘막으로 이루어진 하드마스크막 상에 폴리실리콘막 대 산화막 간의 선택비가 높은 보호막을 형성함으로써, 후속의 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 형성 후, 상기 갭-필용 폴리실리콘막에 대한 CMP 공정 시, 상기 보호막을 식각정지막으로 사용할 수 있으므로, 상기 파티션용 폴리실리콘막으로 이루어진 하드마스크막과 상기 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 간의 높이를 일정하게 유지시킬 수 있다.
또한, 상기와 같이 갭-필용 폴리실리콘막에 대한 CMP 공정 시, 상기 보호막을 식각정지막으로 사용할 수 있으므로, 패턴이 형성되지 않아야 되는 갭-필용 폴리실리콘막으로 이루어진 하드마스크막 부분 제거시, 마스크 공정의 마진을 개선할 수 있어, 그래서, 패턴이 형성되어야 할 폴리실리콘막 부분이 제거되는 것을 방지할 수 있다.
따라서, 전체 반도체 소자의 안정성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
Claims (12)
- 식각대상층 상에 제1하드마스크막, 제2하드마스크막 및 보호막이 순차적으로 적층되어 이루어지고, 상기 보호막이 비정질 탄소막 또는 질화막으로 형성되며, 상면 및 양 측면을 포함한 표면에 스페이서가 형성된 적층 패턴을 형성하는 단계;상기 적층 패턴을 포함한 식각대상층 상에 상기 적층 패턴들을 덮도록 제3하드마스크막을 형성하는 단계;상기 제3하드마스크막 및 스페이서를 상기 보호막을 식각정지막으로 이용하여 상기 보호막이 노출될때까지 제거하는 단계;상기 잔류된 나머지 스페이서 및 보호막을 제거하는 단계;상기 스페이서 및 보호막이 제거된 적층 패턴 및 제3하드마스크막을 식각마스크로 이용하여 식각대상층을 식각하는 단계; 및상기 제3하드마스크막 및 적층 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1하드마스크막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 보호막은 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 ALD(Atomic Layer Deposition) 방식을 이용한 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제3하드마스크막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계는,상기 제3하드마스크막만을 1차 CMP하는 단계; 및상기 1차 CMP된 제1하드마스크막 및 스페이서를 2차 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 제3하드마스크막만을 1차 CMP하는 단계는, 4∼12 ph의 콜로이달(Colloidal) 실리카 연마제에 플루오르화 카르복실 산염(Fluorinated Carboxylic Acids), 폴리아크릴 산염(Polyacrylic Acides), 4차 암모늄염(Quartenary Ammonium Salts : CTAB) 및 트리톤(Triton)으로 이루어진 군으로부터 선택된 물질 중 적어도 어느 하나를 첨가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 1차 CMP된 제1하드마스크막 및 스페이서를 2차 CMP하는 단계는, 10∼12 ph인 퓸드(Fumed) 실리카 연마제를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제3하드마스크막 및 스페이서를 상기 보호막이 노출될때까지 제거하는 단계와, 상기 잔류된 나머지 스페이서 및 보호막을 제거하는 단계 사이에,상기 적층 패턴 및 상기 적층 패턴 사이에 형성된 제3하드마스크막을 가리는 마스크패턴을 형성하는 단계; 및상기 마스크패턴에 의해 노출된 나머지 제3하드마스크막 부분을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제3하드마스크막 부분을 제거하는 단계는, 건식 또는 습식 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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