KR100226779B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title abstract description 20
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000010354 integration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로, 특히 버즈빅(Bird' beck) 현상을 방지하는데 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 격리영역 형성방법은 기판상에 제 1, 제 2 절연층을 차례로 형성하는 공정과, 소자 격리영역이 형성될 부분의 상기 제 1, 제 2 절연층을 상부면보다 하부면이 더 넓도록 식각하는 공정과; 상기 소자 격리영역 측면에 절연막 측벽을 형성하는 공정과; 상기 소자 격리영역에 산화막을 성장시켜 필드 산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로, 특히 버즈빅(Bird' beck) 현상을 방지하는데 적당하도록 한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 격리영역(Isolation)은 디바이스내의 소자를 전기적으로 분리하는 것을 의미하고, 접합에 역 바이어스가 인가된 상태에서 사용하는 구조와, 전기적으로 완전히 플로팅이 된 구조 및 그것들을 병용한 구조라 나누어 진다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 격리영역 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(1)상에 제 1 절연층(2)을 형성하고, 상기 제 1 절연층(2)상에 제 제 2 절연층(3)을 차례로 형성한 후, 상기 제 2 절연층(3)상에 포토레지스트를 증착한다. 그리고 포토레지스트를 현상 및 노광공정을 이용하여 격리영역을 정의한 후, 패터닝하여 포토레지스트 패턴(4)을 형성한다.
이때, 상기 제 1 절연층(2)은 산화막을 사용하고, 제 2 절연층(3)을 질화막을 사용한다.
이어, 도 1b에 도시한 바와 같이 포토레지스트 패턴(4)을 마스크로 하여 제 1, 제 2 절연층(2)(3)을 이방성 식각한다.
이어서, 도 1c에 도시한 바와 같이 포토레지스트 패턴(4)을 제거하고, 상기 격리영역에 산화막을 성장시켜 소자 격리를 위한 필드 산화막(5)을 형성한다. 이때, 버즈빅(Bird' beck) 현상이 발생한다.
그러나 상기와 같은 종래의 반도체 소자 격리영역 형성방법에 있어서는 다음과 같은 문제점이 있었다.
소자 격리를 위한 필드 산화막 형성시 버즈빅 현상이 발생하여 활성영역이 감소함에 따라 소아의 셀 사이즈를 감소시키고, 고집적 디바이스 특성에 문제를 일으킨다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 소자 격리를 위한 필드 산화막 형성시 버즈빅 현상을 줄여 고집적 디바이스 특성에 적당하도록 한 반도체 소자 격리영역 형성방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1c도는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
제2a도 내지 제2e도는 본 발명의 반도체 소자의 격리영역 형성방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 제 1 절연층
22 : 제 2 절연층 23 : 포토레지스트 패턴
24 : 제 3 절연층 25 : 제 4 절연층
24a : 제 3 절연층 측벽 25a : 제 4 절연층 측벽
26 : 필드 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 격리영역 형성방법은 기판상에 제 1, 제 2 절연층을 차례로 형성하는 공정과, 소자 격리영역이 형성될 부분의 상기 제 1, 제 2 절연층을 상부면보다 하부면이 더넓도록 식각하는 공정과, 상기 소자 격리영역 측면에 절연막 측벽을 형성하는 공정과, 상기 소자 격리영역에 산화막을 성장시켜 필드 산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 격리영역 형성방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(20)상에 제 1 절연층(21)을 형성하고, 상기 제 1 절연층(21)상에 제 2 절연층(22)을 형성한 후, 상기 제 2 절연층(22)상에 포토레지스트를 증착한다. 그리고 격리영역을 정의하여 포토레지스트를 현상 및 노광공정을 통해 패터닝하여 포토레지스트 패턴(23)을 형성한다.
이때, 상기 제 1 절연층(21)은 산화막을 사용하고, 제 2 절연층(22)은 질화막을 사용한다. 또한 상기 제 1 절연층(21) 두께는 100 - 250Å이고, 상기 제 2 절연층(22) 두께는 1200 - 1800Å이다.
이어, 도 2b에 도시한 바와 같이 포토레지스트 패턴(23)을 마스크로 하여 제 1, 제 2 절연층(21)(22)을 언더-컷 형태로 이방성 식각한다. 이때 상기 제 1, 제 2 절연층을 상부면에서 하부면으로 갈수록 더 넓게 식각되며, 식각시 각도는 45 - 70°이다.
이어서, 도 2c에 도시한 바와 같이 상기 포토레지스트 패턴(23)을 제거한 후, 제 2 절연층(22)상에 제 3 절연층(24)과 제 4 절연층(25)을 차례로 형성한다.
이때, 제 3 절연층(24)은 산화막을 사용하고, 제 4 절연층(25)은 질화막을 사용하며, 상기 제 3 절연층(24)의 두께는 100Å정도이다.
이어, 도 2d에 도시한 바와 같이 제 3, 제 4 절연층(24)(25)을 에치백 공정을 이용하여 제 2 절연층(22) 측면에 제 3, 제 4 절연층 측벽(24a)(25a)을 형성한다.
이어서, 도 2e에 도시한 바와 같이 격리영역에 산화막을 성장시켜 소자 격리를 위한 필드 산화막(26)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 격리영역 형성방법에 있어서는 다음과 같은 효과가 있다.
소자 격리영역에 형성된 측벽에 의해 측면 산화가 일어나지 않아 버즈 빅 현상이 발생하지 않는다.
따라서 반도체 소자를 제조할 수 있는 활성영역을 최대한 확보할 수 있어 공정 마진(Margin)이 작아지는 문제가 없어지며, 디바이스 특성에 문제가 발생하는 것을 방지할 수 있다.
Claims (6)
- 기판상에 제 1, 제 2 절연층을 차례로 형성하는 공정과; 소자 격리영역이 형성될 부분의 상기 제 1, 제 2 절연층을 상부면보다 하부면이 더 넓도록 식각하는 공정과; 상기 소자 격리영역 측면에 절연막 측벽을 형성하는 공정과; 상기 소자 격3리영역에 산화막을 성장시켜 필드 산화막을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연층은 산화막을 사용하고, 제 2 절연층은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 2 항에 있어서, 상기 제 1 절연층의 두께는 100 - 250Å, 상기 제 2 절연층의 두께는 1200 - 1800Å임을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서, 상기 절연막 측벽은 산화막과 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 4 항에 있어서, 상기 산화막의 두께는 100Å 정도임을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 절연층 식각시 각도는 45-70°정도를 갖도록 식각하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064153A KR100226779B1 (ko) | 1996-12-11 | 1996-12-11 | 반도체 소자의 격리영역 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064153A KR100226779B1 (ko) | 1996-12-11 | 1996-12-11 | 반도체 소자의 격리영역 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980045908A KR19980045908A (ko) | 1998-09-15 |
| KR100226779B1 true KR100226779B1 (ko) | 1999-10-15 |
Family
ID=19487131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064153A KR100226779B1 (ko) | 1996-12-11 | 1996-12-11 | 반도체 소자의 격리영역 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226779B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244041A (ja) * | 1985-04-22 | 1986-10-30 | Toshiba Corp | 半導体装置の製造方法 |
-
1996
- 1996-12-11 KR KR1019960064153A patent/KR100226779B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244041A (ja) * | 1985-04-22 | 1986-10-30 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980045908A (ko) | 1998-09-15 |
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