JPS6174364A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6174364A JPS6174364A JP19610484A JP19610484A JPS6174364A JP S6174364 A JPS6174364 A JP S6174364A JP 19610484 A JP19610484 A JP 19610484A JP 19610484 A JP19610484 A JP 19610484A JP S6174364 A JPS6174364 A JP S6174364A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に素子の絶縁分離に関するもの
である。
である。
従来、相補型の電界効果トランジスタの寄生効果を除去
する目的で、スピネル、す７ア身ヤ、或はＳ ｉｏｌの
上に単結晶シリコン層を形成し、Ｐ−チャンネル型とＮ
−チャンネル型の電界効果トランジスタを作った集積回
路が既に一部で商品化されている。しかしながらこの種
の集積回路は表面段差が大きく、素子間を金稿蒸着層で
配線する際・にこの段部での断線が発生するという欠点
があった。さらに集積度を向上する為、配線を多層にし
ようとしても、表面段差は配線層が多層になる程益々大
きくな）、多層配線が不可能である。このように、この
種の集積回路は、製造上、構造上程々の問題点を拘えて
いる。
する目的で、スピネル、す７ア身ヤ、或はＳ ｉｏｌの
上に単結晶シリコン層を形成し、Ｐ−チャンネル型とＮ
−チャンネル型の電界効果トランジスタを作った集積回
路が既に一部で商品化されている。しかしながらこの種
の集積回路は表面段差が大きく、素子間を金稿蒸着層で
配線する際・にこの段部での断線が発生するという欠点
があった。さらに集積度を向上する為、配線を多層にし
ようとしても、表面段差は配線層が多層になる程益々大
きくな）、多層配線が不可能である。このように、この
種の集積回路は、製造上、構造上程々の問題点を拘えて
いる。
第３図は（ａ） 、 （ｂ）は従来のＳ ＯＩ （Ｓｒ
ＬｒｃｏＮＯＮ ｌＮ５ＵＬＡＴＯＲ）構造に於る絶縁
物基板１上の素子形成領域２０間を平担（する目的で、
素子形成領域２の表面を絶縁薄膜３でおおった後多結晶
Ｓｉ４を一面に成長させ、素子形成領域２の上面部の多
結晶８ｉ４を除去 ゛し、熱酸化して多結晶シリコン８
ｉ４の表面に絶縁薄膜５を形成したものであるが、かか
る製法によりても表面を平担にする目的を充分く達成し
ているとは言い難い欠点をもっている。
ＬｒｃｏＮＯＮ ｌＮ５ＵＬＡＴＯＲ）構造に於る絶縁
物基板１上の素子形成領域２０間を平担（する目的で、
素子形成領域２の表面を絶縁薄膜３でおおった後多結晶
Ｓｉ４を一面に成長させ、素子形成領域２の上面部の多
結晶８ｉ４を除去 ゛し、熱酸化して多結晶シリコン８
ｉ４の表面に絶縁薄膜５を形成したものであるが、かか
る製法によりても表面を平担にする目的を充分く達成し
ているとは言い難い欠点をもっている。
〔発明が解決しようとする問題点）
、 本発明の目的は表面配線が清めらかに出来るよう充
分に表面を平担にし、断線の恐れがなくなり、且つ集積
度を向上さぜる為の多層配線が容易に出来、寄生容量が
非常に小さく、ラッチアップの様な寄生効果の全く起ら
ない半導体装置及びその製造方法を提供することにある
。
分に表面を平担にし、断線の恐れがなくなり、且つ集積
度を向上さぜる為の多層配線が容易に出来、寄生容量が
非常に小さく、ラッチアップの様な寄生効果の全く起ら
ない半導体装置及びその製造方法を提供することにある
。
本発明によれば、絶縁基板又は表面が酸化膜（厚さ５０
００Ａ〜１μｍ）で覆われた一導型の半導体基板（１〜
１０Ω−α、厚３００〜５００μｍや上に多結晶シリコ
ン層（０，５〜３μｍ）を成長させ、クラファイトヒー
タ、ｍ子ビーム、レーザー等でアニールすることによシ
形成された単結晶層を単結晶層表面の窒化膜の一部と共
にエツチングし、単結晶Ｊ−を底面の絶縁基板まで達す
るまで当方性エツチングし、その後等方性エツチングに
切シ換えて、さらに横方向に単結晶層を一様に、アンダ
ーエツチングし、囁化膜、フォトレジストを除去しない
状態で８ｉをイオンビームエピタキシー、分子線エビタ
キ７−１■ＣＢ （ｆｏｎｉｚｅｄ Ｃ１ｕｓｔｅｒ
Ｂｅａｍ ）等、単方向的エピタキシーにより単結晶層
を除去した領域に多結晶Ｓｉを単結晶層の厚さよシも多
結晶層が酸化で体積が膨張する分薄く形成する。この多
結晶８ｉと単結晶層の間も一様にアンダーエッチした分
、間隙が出来ており、多結晶層、単結晶層が酸化で体積
が膨張し、゛間隙が零になるように設定されている。か
かる窒化膜が単結晶層の表面を覆っている状態で熱酸化
することにより、各々が酸化物で分離された素子形成領
域の間が非常に平担に埋められた半導体装置をイ５るこ
とが出来る。
００Ａ〜１μｍ）で覆われた一導型の半導体基板（１〜
１０Ω−α、厚３００〜５００μｍや上に多結晶シリコ
ン層（０，５〜３μｍ）を成長させ、クラファイトヒー
タ、ｍ子ビーム、レーザー等でアニールすることによシ
形成された単結晶層を単結晶層表面の窒化膜の一部と共
にエツチングし、単結晶Ｊ−を底面の絶縁基板まで達す
るまで当方性エツチングし、その後等方性エツチングに
切シ換えて、さらに横方向に単結晶層を一様に、アンダ
ーエツチングし、囁化膜、フォトレジストを除去しない
状態で８ｉをイオンビームエピタキシー、分子線エビタ
キ７−１■ＣＢ （ｆｏｎｉｚｅｄ Ｃ１ｕｓｔｅｒ
Ｂｅａｍ ）等、単方向的エピタキシーにより単結晶層
を除去した領域に多結晶Ｓｉを単結晶層の厚さよシも多
結晶層が酸化で体積が膨張する分薄く形成する。この多
結晶８ｉと単結晶層の間も一様にアンダーエッチした分
、間隙が出来ており、多結晶層、単結晶層が酸化で体積
が膨張し、゛間隙が零になるように設定されている。か
かる窒化膜が単結晶層の表面を覆っている状態で熱酸化
することにより、各々が酸化物で分離された素子形成領
域の間が非常に平担に埋められた半導体装置をイ５るこ
とが出来る。
次に、図面を参照して本発明をより詳細に説明する。
第１図（ａｌ〜（ｆ）は本発明の第一の実施例の半導体
装置の′４造工程の各段階の概略断面を示している。
装置の′４造工程の各段階の概略断面を示している。
出発材料としてＰ型−８ｉ基板６（比抵抗１〜１０Ω−
の、厚さ３００〜５００μｍ）を使用する。次に絶曖薄
膜として５ｉ０２膜７（０，５〜１μｍ）で基板表面を
覆い、多結晶Ｓｉ層８（厚さ０．５〜３μｍ）を成長さ
せる（第１図（ａ））。次にグラファイトヒータ、１１
子ビーム、レーザー等でアニールすることにより、単結
晶層９化し、その表面を窒化膜１０（厚さ０．５〜２μ
ｍ）で櫃い〔実際にはＳｉ単結晶９の表面を応力解放用
としてのＳ ｉ０１膜（０，０５〜０．１μｍ）で覆っ
てから窒化膜で覆うことにより、その後の熱処理で発生
する結晶欠陥を抑えることができる〕、フォトレジスト
１１をマスクに窒化膜１０、単結晶層９の一部を反応性
イオンエツチング等による異方性エツチングにより除去
（除去部分１２ ’） Ｌ、底面の酸化膜７に達する少
し前よシミ常のＣＦ、系ガス等のプラズマによる等方性
エツチングに切り換えて、窒化膜１０の下方、即ち単結
晶層９を横方向にエツチングして空隙１３を形成する（
第１図（ｂ） 、 （ｃ） ）。この空隙１３は、第１
図（ｅ）で示す多結晶シリコン領域１４ｂを酸化して、
単結晶領域９と平担になるまで酸化した時に、ちょうど
空隙１３が無くなるような大きさになるように決定しな
ければならない。
の、厚さ３００〜５００μｍ）を使用する。次に絶曖薄
膜として５ｉ０２膜７（０，５〜１μｍ）で基板表面を
覆い、多結晶Ｓｉ層８（厚さ０．５〜３μｍ）を成長さ
せる（第１図（ａ））。次にグラファイトヒータ、１１
子ビーム、レーザー等でアニールすることにより、単結
晶層９化し、その表面を窒化膜１０（厚さ０．５〜２μ
ｍ）で櫃い〔実際にはＳｉ単結晶９の表面を応力解放用
としてのＳ ｉ０１膜（０，０５〜０．１μｍ）で覆っ
てから窒化膜で覆うことにより、その後の熱処理で発生
する結晶欠陥を抑えることができる〕、フォトレジスト
１１をマスクに窒化膜１０、単結晶層９の一部を反応性
イオンエツチング等による異方性エツチングにより除去
（除去部分１２ ’） Ｌ、底面の酸化膜７に達する少
し前よシミ常のＣＦ、系ガス等のプラズマによる等方性
エツチングに切り換えて、窒化膜１０の下方、即ち単結
晶層９を横方向にエツチングして空隙１３を形成する（
第１図（ｂ） 、 （ｃ） ）。この空隙１３は、第１
図（ｅ）で示す多結晶シリコン領域１４ｂを酸化して、
単結晶領域９と平担になるまで酸化した時に、ちょうど
空隙１３が無くなるような大きさになるように決定しな
ければならない。
次に第１図（ｄ）に示すように、窒化膜１０．フォトレ
ジスト１１ｔ−除去せずにその上から、Ｓｉをイオンビ
ームエピタキシー、分子線エピタキシー。
ジスト１１ｔ−除去せずにその上から、Ｓｉをイオンビ
ームエピタキシー、分子線エピタキシー。
ＩＣＢ等単等向方向的エピタキシシ単結晶層９を除去し
た領域１２に、多結晶５ｌ１４ｂを窒化膜１０゜フォト
レジスト膜１１の開口部直下に形成する。
た領域１２に、多結晶５ｌ１４ｂを窒化膜１０゜フォト
レジスト膜１１の開口部直下に形成する。
この時、空隙１３は単方向的エピタキシーを行った事に
よ）埋められることは無く、空隙のままである。次にリ
フトオフ法によシフオドレジスト１１の上に形成された
多結晶シリコン層１４１ｔ”除去しく第２図（ｅ） ’
） 、欠いで、酸化性雰囲気で熱処理することによシ、
この多結晶８ｉ領域１４ｂの上面と側面が等しく酸化さ
れ表面に５ｉ０１膜１５が形成される。この時、消費し
たシリコン層の２倍以上の厚さの５ｉｎｓ膜が形成され
るので、空隙１３を無くすことが出来る。単結晶層と多
結晶層の酸化速匿の差を考慮し、酸化後に表面が平担に
なるように、且つ、空隙１３が無くなるように、多結晶
８４領域１４ｂの厚さと空隙１３の大きさを決定しなけ
ればならない。この状態が第２図（ｆ）に示されている
。
よ）埋められることは無く、空隙のままである。次にリ
フトオフ法によシフオドレジスト１１の上に形成された
多結晶シリコン層１４１ｔ”除去しく第２図（ｅ） ’
） 、欠いで、酸化性雰囲気で熱処理することによシ、
この多結晶８ｉ領域１４ｂの上面と側面が等しく酸化さ
れ表面に５ｉ０１膜１５が形成される。この時、消費し
たシリコン層の２倍以上の厚さの５ｉｎｓ膜が形成され
るので、空隙１３を無くすことが出来る。単結晶層と多
結晶層の酸化速匿の差を考慮し、酸化後に表面が平担に
なるように、且つ、空隙１３が無くなるように、多結晶
８４領域１４ｂの厚さと空隙１３の大きさを決定しなけ
ればならない。この状態が第２図（ｆ）に示されている
。
次に他の実施例について以下に説明する。第１図（ａ）
〜（ｄ）に示した工程は本実施例でも同じでるる。
〜（ｄ）に示した工程は本実施例でも同じでるる。
すなわち、第１図（ａ）〜（ｆ）の一実施例では多結晶
Ｓｉ領域１４ｂがただ単に、素子形成領域９の間を平担
に充すことのみに用いられていたが、集積度の点から無
駄が多いので、本実施例ではこの多結晶８ｉ領域１４ｂ
を幅広く取ってこの領域をアニールして単結晶Ｓｉ化し
た後、素子形成領域として利用することによ）集積度の
向上を意図したものである。すなわち、多結晶８ｉ領域
１４ｂｅアニールして単結晶Ｓｉ化した（第２図（ｅ）
）後、同様に熱酸化する（第２図中））ことによシ素子
の平担化と空隙を無くすことが出来る。
Ｓｉ領域１４ｂがただ単に、素子形成領域９の間を平担
に充すことのみに用いられていたが、集積度の点から無
駄が多いので、本実施例ではこの多結晶８ｉ領域１４ｂ
を幅広く取ってこの領域をアニールして単結晶Ｓｉ化し
た後、素子形成領域として利用することによ）集積度の
向上を意図したものである。すなわち、多結晶８ｉ領域
１４ｂｅアニールして単結晶Ｓｉ化した（第２図（ｅ）
）後、同様に熱酸化する（第２図中））ことによシ素子
の平担化と空隙を無くすことが出来る。
空隙の大きさ、多結晶８ｉ領域１４ｂの厚さは、単結晶
化の際の体積変化をも充分考匹して、表面が平担で滑ら
かになるように決定しなければならない。
化の際の体積変化をも充分考匹して、表面が平担で滑ら
かになるように決定しなければならない。
以上、説明したように、底面と側面が酸化膜で取シ囲れ
た素子形成領域を、互いに平担に形成することが容易に
出来、多層配線化が可能となり、集積度を向上させるこ
とが出来る。一方、特性面からもラッチアップの様な寄
生効果が全くなく、且つ、寄生容儀が少なく高速で動作
する半導体装置を実現することが出来る。
た素子形成領域を、互いに平担に形成することが容易に
出来、多層配線化が可能となり、集積度を向上させるこ
とが出来る。一方、特性面からもラッチアップの様な寄
生効果が全くなく、且つ、寄生容儀が少なく高速で動作
する半導体装置を実現することが出来る。
第１図（ａ）〜（ｆ）は本発明の一実施例の半導体装置
の製造工程を示す各段階の概略断面図である。 第２図（ａ） 、 （ｂ）は米発明の他の実施例の半導
体装置の製造工程のうち、第１の実施例と異なる製造工
程を示す概略断面図である。 第３図（ａ） 、 （ｂ）は従来の半導体装置の表面平
担化の工程を示す概略断面図である。 １・・・・・・絶縁物基板、２，９，９’・・・・・・
半導体単結晶、３，５．７・・・・・・絶縁薄膜、４，
８・・・・・・多結晶層、６・・・・・・半導体基板、
１０・・・・・・窒化膜、１１・・・・・・フォトレジ
スト膜、１２・・・・・・エツチング除去後の空隙、１
３・・・・・・アンダーエツチング後空隙、１４ａ。 １４ｂ・・・・・・多結晶シリコン層、１５・・・・・
・多祠晶シリコンの酸化膜、１６・・・・・・単結晶シ
リコンの酸化膜。 （Ｃ） 寿１図 （ｄ−） （ｅ） （子） ／４Ｊ−多１自：、シリコン１ （０Ｌ）
の製造工程を示す各段階の概略断面図である。 第２図（ａ） 、 （ｂ）は米発明の他の実施例の半導
体装置の製造工程のうち、第１の実施例と異なる製造工
程を示す概略断面図である。 第３図（ａ） 、 （ｂ）は従来の半導体装置の表面平
担化の工程を示す概略断面図である。 １・・・・・・絶縁物基板、２，９，９’・・・・・・
半導体単結晶、３，５．７・・・・・・絶縁薄膜、４，
８・・・・・・多結晶層、６・・・・・・半導体基板、
１０・・・・・・窒化膜、１１・・・・・・フォトレジ
スト膜、１２・・・・・・エツチング除去後の空隙、１
３・・・・・・アンダーエツチング後空隙、１４ａ。 １４ｂ・・・・・・多結晶シリコン層、１５・・・・・
・多祠晶シリコンの酸化膜、１６・・・・・・単結晶シ
リコンの酸化膜。 （Ｃ） 寿１図 （ｄ−） （ｅ） （子） ／４Ｊ−多１自：、シリコン１ （０Ｌ）
Claims (2)
- （１）絶縁基板上に隣接して形成された複数の単結晶素
子形成領域、該複数の単結晶素子形成領域を絶縁分離す
る絶縁分離領域とを有する半導体装置において、前記絶
縁分離領域は両側面と上面がほぼ等しく酸化された半導
体領域により形成されて表面平担化されていることを特
徴とする半導体装置。 - （２）絶縁基板の表面に半導体単結晶薄層を形成する工
程と、前記半導体単結晶薄層の表面に窒化膜を形成する
工程と、前記窒化膜表面に選択的にフォトレジストを形
成する工程と、前記フォトレジストをマスクに前記窒化
膜と前記半導体単結晶薄層を異方性エッチングにより前
記絶縁基板に到達するまで選択的に除去する工程と、等
方性エッチングにより前記半導体単結晶薄層の側面部を
横方向にさらに除去する工程と、表面より多結晶シリコ
ンを堆積させる工程と、前記フォトレジストと前記フォ
トレジスト上の前記多結晶シリコンとを除去する工程と
、前記工程で残された前記多結晶シリコンと前記半導体
単結晶薄層の側面を熱酸化する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19610484A JPS6174364A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19610484A JPS6174364A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174364A true JPS6174364A (ja) | 1986-04-16 |
Family
ID=16352294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19610484A Pending JPS6174364A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285743A (ja) * | 1986-06-04 | 1987-12-11 | 株式会社新素材総合研究所 | 生物の育成、保存、または、運搬用容器 |
| JPH0883837A (ja) * | 1994-09-09 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-09-19 JP JP19610484A patent/JPS6174364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285743A (ja) * | 1986-06-04 | 1987-12-11 | 株式会社新素材総合研究所 | 生物の育成、保存、または、運搬用容器 |
| JPH0883837A (ja) * | 1994-09-09 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
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