JP2984800B2 - 選択的ｓｏｉ基板の製造方法 - Google Patents
選択的ｓｏｉ基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、パワー素子を組み込ん
だ電力用半導体集積回路やバイポーラ素子とＭＯＳ素子
を混載した高速・高集積化半導体集積回路の製造分野で
使用される選択的ＳＯＩ基板の製造方法に関するもので
ある。
だ電力用半導体集積回路やバイポーラ素子とＭＯＳ素子
を混載した高速・高集積化半導体集積回路の製造分野で
使用される選択的ＳＯＩ基板の製造方法に関するもので
ある。
【０００２】
【従来の技術】表面単結晶シリコン半導体膜と埋め込み
シリコン酸化膜と単結晶シリコン半導体基板とが順次に
積層された構造を有するＳＯＩ（Silicon on Insulato
r）基板に半導体集積回路（以下ＬＳＩと記す）を作り
込む場合、表面単結晶シリコン半導体膜に形成されるＬ
ＳＩ構成素子は全て完全に誘電体で分離された理想的な
構造となり得る。このために、ＳＯＩ技術を基に製造し
たＬＳＩは、従来のｐｎ接合分離技術を採用したＬＳＩ
より高速化，高集積化，高信頼化の点で優れており、将
来の超ＬＳＩ実現に至る最有力候補として位置ずけられ
ている。
シリコン酸化膜と単結晶シリコン半導体基板とが順次に
積層された構造を有するＳＯＩ（Silicon on Insulato
r）基板に半導体集積回路（以下ＬＳＩと記す）を作り
込む場合、表面単結晶シリコン半導体膜に形成されるＬ
ＳＩ構成素子は全て完全に誘電体で分離された理想的な
構造となり得る。このために、ＳＯＩ技術を基に製造し
たＬＳＩは、従来のｐｎ接合分離技術を採用したＬＳＩ
より高速化，高集積化，高信頼化の点で優れており、将
来の超ＬＳＩ実現に至る最有力候補として位置ずけられ
ている。
【０００３】ところでＳＯＩ基板の構造としては、埋め
込みシリコン酸化膜を基板の全面に渡って内部に有する
ことが一般的である。しかし、図２に示すように、表面
単結晶シリコン半導体膜１と埋め込みシリコン酸化膜２
とが局部的に除去されて単結晶シリコン半導体基板３の
表面が露出したバルク領域Ａと、表面単結晶シリコン半
導体膜１と埋め込みシリコン酸化膜２が存在するＳＯＩ
領域Ｂとが混載された構造の選択的ＳＯＩ基板も必要と
する応用分野がある。これは、例えば、インテリジェン
ト・パワーＬＳＩの製造分野である。この場合、図２に
記すバルク領域Ａには、例えば、縦形のパワーＭＯＳＦ
ＥＴが形成され、そのソース電極とゲート電極は単結晶
シリコン半導体基板３の表面側に、またそのドレイン電
極は裏面側に設けられる構造となる。
込みシリコン酸化膜を基板の全面に渡って内部に有する
ことが一般的である。しかし、図２に示すように、表面
単結晶シリコン半導体膜１と埋め込みシリコン酸化膜２
とが局部的に除去されて単結晶シリコン半導体基板３の
表面が露出したバルク領域Ａと、表面単結晶シリコン半
導体膜１と埋め込みシリコン酸化膜２が存在するＳＯＩ
領域Ｂとが混載された構造の選択的ＳＯＩ基板も必要と
する応用分野がある。これは、例えば、インテリジェン
ト・パワーＬＳＩの製造分野である。この場合、図２に
記すバルク領域Ａには、例えば、縦形のパワーＭＯＳＦ
ＥＴが形成され、そのソース電極とゲート電極は単結晶
シリコン半導体基板３の表面側に、またそのドレイン電
極は裏面側に設けられる構造となる。
【０００４】一方、パワーＭＯＳＦＥＴの動作を制御す
る目的で混載されるＣＭＯＳ回路は同図に記すＳＯＩ領
域Ｂに形成される構造となる。このような素子構造を有
するインテリジェント・パワーＬＳＩの基本は、例え
ば、公知文献（ELECTRONICS LETTERS [T. Ohno et.a
l.,"Development of Key Components for SIMOX Intell
igent Power LSIs," Electronics Letters, Vol.25, p
p.1071-1072, 1989.]）で開示されている。このように
応用分野によっては選択的ＳＯＩ基板が必要となり、こ
の種の半導体基板の製造としては、例えば、図３の(a)
〜(c)に示すような方法が採られている。
る目的で混載されるＣＭＯＳ回路は同図に記すＳＯＩ領
域Ｂに形成される構造となる。このような素子構造を有
するインテリジェント・パワーＬＳＩの基本は、例え
ば、公知文献（ELECTRONICS LETTERS [T. Ohno et.a
l.,"Development of Key Components for SIMOX Intell
igent Power LSIs," Electronics Letters, Vol.25, p
p.1071-1072, 1989.]）で開示されている。このように
応用分野によっては選択的ＳＯＩ基板が必要となり、こ
の種の半導体基板の製造としては、例えば、図３の(a)
〜(c)に示すような方法が採られている。
【０００５】図３の(a)に示すように、単結晶シリコン
半導体基板の全面に酸素７をイオン注入し、その後、11
50℃で２時間程度の高温アニール処理を施す。これらの
工程により、表面単結晶シリコン半導体膜１と埋め込み
シリコン酸化膜２と単結晶シリコン半導体基板３との積
層から成るＳＯＩ基板を形成する。酸素のイオン注入条
件として、例えば、加速エネルギーを180KeVとし、ドー
ズ量を2.2×1018 cm-2とすれば、表面単結晶シリコン半
導体膜１と埋め込みシリコン酸化膜２との厚さはそれぞ
れ約0.15μｍと約0.47μｍとなる。図４は埋め込みシリ
コン酸化膜２の上面と下面の構造を詳細に示している。
表面単結晶シリコン半導体膜１と埋め込みシリコン酸化
膜２との界面は平滑でかつ急峻であるのに対し、単結晶
シリコン半導体基板３と埋め込みシリコン酸化膜２との
界面付近ではシリコンとその酸化物が複雑に入り交じっ
た境界層が存在する。図４ではこの境界層の厚さＴとし
て表してあり、前記の形成条件ではその値は約0.1μｍ
となる。
半導体基板の全面に酸素７をイオン注入し、その後、11
50℃で２時間程度の高温アニール処理を施す。これらの
工程により、表面単結晶シリコン半導体膜１と埋め込み
シリコン酸化膜２と単結晶シリコン半導体基板３との積
層から成るＳＯＩ基板を形成する。酸素のイオン注入条
件として、例えば、加速エネルギーを180KeVとし、ドー
ズ量を2.2×1018 cm-2とすれば、表面単結晶シリコン半
導体膜１と埋め込みシリコン酸化膜２との厚さはそれぞ
れ約0.15μｍと約0.47μｍとなる。図４は埋め込みシリ
コン酸化膜２の上面と下面の構造を詳細に示している。
表面単結晶シリコン半導体膜１と埋め込みシリコン酸化
膜２との界面は平滑でかつ急峻であるのに対し、単結晶
シリコン半導体基板３と埋め込みシリコン酸化膜２との
界面付近ではシリコンとその酸化物が複雑に入り交じっ
た境界層が存在する。図４ではこの境界層の厚さＴとし
て表してあり、前記の形成条件ではその値は約0.1μｍ
となる。
【０００６】次に図３の(b)に示すように、表面単結晶
シリコン半導体膜１を熱酸化するか、またはＣＶＤ（Ch
emical Vapor Deposition）法でシリコン酸化膜を堆積
するかしてシリコン酸化膜４を形成した後、フォトリソ
グラフィ技術により所望の形状に加工されたレジスト５
を形成する。その後、レジスト５をマスクとして、シリ
コン酸化膜４と表面単結晶シリコン半導体膜１と埋め込
みシリコン酸化膜２とを順次にＲＩＥ（Reactive Ion E
tching）法で除去する。埋め込みシリコン酸化膜２をＲ
ＩＥ法で除去する際、前記境界層にはシリコン微粒子が
マスクとなって取れ残りのシリコン酸化膜が存在するこ
とになるため、緩衝HF液を用いたウェット・エッチング
法を追加してこれを除去する。これによって、単結晶シ
リコン半導体基板３の表面を局部的に露出させる。
シリコン半導体膜１を熱酸化するか、またはＣＶＤ（Ch
emical Vapor Deposition）法でシリコン酸化膜を堆積
するかしてシリコン酸化膜４を形成した後、フォトリソ
グラフィ技術により所望の形状に加工されたレジスト５
を形成する。その後、レジスト５をマスクとして、シリ
コン酸化膜４と表面単結晶シリコン半導体膜１と埋め込
みシリコン酸化膜２とを順次にＲＩＥ（Reactive Ion E
tching）法で除去する。埋め込みシリコン酸化膜２をＲ
ＩＥ法で除去する際、前記境界層にはシリコン微粒子が
マスクとなって取れ残りのシリコン酸化膜が存在するこ
とになるため、緩衝HF液を用いたウェット・エッチング
法を追加してこれを除去する。これによって、単結晶シ
リコン半導体基板３の表面を局部的に露出させる。
【０００７】または前記レジスト５を形成後、シリコン
酸化膜４と表面単結晶シリコン半導体膜１とをＲＩＥ法
で除去し、初めから埋め込みシリコン酸化膜２のみを緩
衝HF液を用いたウェット・エッチング法で除去する。な
お、埋め込みシリコン酸化膜２の除去で使用したＲＩＥ
法またはウェット・エッチング法では、シリコン酸化膜
のエッチング・レイトがシリコンのそれより通常１桁程
度以上大きい。このために、図４に示す境界層は均一に
除去されず、その結果、単結晶シリコン半導体基板３が
露出したバルク領域の表面には微細な凹凸が多数現れ
る。
酸化膜４と表面単結晶シリコン半導体膜１とをＲＩＥ法
で除去し、初めから埋め込みシリコン酸化膜２のみを緩
衝HF液を用いたウェット・エッチング法で除去する。な
お、埋め込みシリコン酸化膜２の除去で使用したＲＩＥ
法またはウェット・エッチング法では、シリコン酸化膜
のエッチング・レイトがシリコンのそれより通常１桁程
度以上大きい。このために、図４に示す境界層は均一に
除去されず、その結果、単結晶シリコン半導体基板３が
露出したバルク領域の表面には微細な凹凸が多数現れ
る。
【０００８】次に図３の(c)に示すように、レジスト５
とシリコン酸化膜４とを除去し、これによってバルク領
域とＳＯＩ領域が混載された選択的ＳＯＩ基板が完成す
る。ところで、このような選択的ＳＯＩ基板の製造方法
では、図４に示す境界層に起因した２つの欠点が生じ
る。これらを製造工程上と素子特性上の観点から次に記
す。
とシリコン酸化膜４とを除去し、これによってバルク領
域とＳＯＩ領域が混載された選択的ＳＯＩ基板が完成す
る。ところで、このような選択的ＳＯＩ基板の製造方法
では、図４に示す境界層に起因した２つの欠点が生じ
る。これらを製造工程上と素子特性上の観点から次に記
す。
【０００９】
【発明が解決しようとする課題】(i)製造工程上の欠点 図４に示す境界層が存在するために、図３の工程(b)で
埋め込みシリコン酸化膜２をＲＩＥ法で除去する際、シ
リコン微粒子がマスクとなってその直下にあるシリコン
酸化膜が取れ残り、これを完全に除去できない。取れ残
りのシリコン酸化膜を除去するには、等方性エッチング
法の１つである緩衝HF液を用いた除去を追加すればよい
が、これを採用するとリフト・オフで緩衝HF液中にシリ
コン微粒子が多数浮遊し、基板に再付着する。また埋め
込みシリコン酸化膜２を初めから緩衝HF液で除去する
と、同様にシリコン微粒子が緩衝HF液中に浮遊し、基板
に再付着する。
埋め込みシリコン酸化膜２をＲＩＥ法で除去する際、シ
リコン微粒子がマスクとなってその直下にあるシリコン
酸化膜が取れ残り、これを完全に除去できない。取れ残
りのシリコン酸化膜を除去するには、等方性エッチング
法の１つである緩衝HF液を用いた除去を追加すればよい
が、これを採用するとリフト・オフで緩衝HF液中にシリ
コン微粒子が多数浮遊し、基板に再付着する。また埋め
込みシリコン酸化膜２を初めから緩衝HF液で除去する
と、同様にシリコン微粒子が緩衝HF液中に浮遊し、基板
に再付着する。
【００１０】(ii)素子特性上の欠点 単結晶シリコン半導体基板３が露出したバルク領域の表
面には微細な凹凸が多数存在する。このバルク領域に、
例えば、縦形パワーＭＯＳＦＥＴとしてのＤＭＯＳＦＥ
Ｔ（Double Diffused MOSFET）を作り込む場合、そのゲ
ート酸化膜はバルク領域の表面を熱酸化して形成する。
このためにゲート酸化膜には下地の表面形状が反映した
凹凸と膜厚の不均一が生じ、これらが原因で相互コンダ
クタンスの低下やゲート酸化膜の耐圧低下といった特性
劣化が発生する。
面には微細な凹凸が多数存在する。このバルク領域に、
例えば、縦形パワーＭＯＳＦＥＴとしてのＤＭＯＳＦＥ
Ｔ（Double Diffused MOSFET）を作り込む場合、そのゲ
ート酸化膜はバルク領域の表面を熱酸化して形成する。
このためにゲート酸化膜には下地の表面形状が反映した
凹凸と膜厚の不均一が生じ、これらが原因で相互コンダ
クタンスの低下やゲート酸化膜の耐圧低下といった特性
劣化が発生する。
【００１１】本発明は以上の点に鑑み、従来技術が持つ
上記の欠点を解決するためになされたもので、その目的
は、製造歩留まりに優れかつバルク領域の表面が平滑な
選択的ＳＯＩ基板を提供することにある。
上記の欠点を解決するためになされたもので、その目的
は、製造歩留まりに優れかつバルク領域の表面が平滑な
選択的ＳＯＩ基板を提供することにある。
【００１２】
【課題を解決するための手段】本発明による選択的ＳＯ
Ｉ基板の製造方法は、埋め込みシリコン酸化膜を残した
状態でこれを熱酸化し、よって埋め込みシリコン酸化膜
と単結晶シリコン半導体基板との境界層，または埋め込
みシリコン酸化膜中に含有されるシリコン微粒子を全て
シリコン酸化物に改質してから、埋め込みシリコン酸化
膜を除去することを主要な特徴とする。
Ｉ基板の製造方法は、埋め込みシリコン酸化膜を残した
状態でこれを熱酸化し、よって埋め込みシリコン酸化膜
と単結晶シリコン半導体基板との境界層，または埋め込
みシリコン酸化膜中に含有されるシリコン微粒子を全て
シリコン酸化物に改質してから、埋め込みシリコン酸化
膜を除去することを主要な特徴とする。
【００１３】
【作用】本発明によれば、埋め込みシリコン酸化膜は均
質となり、かつ下地の単結晶シリコン半導体基板との界
面も急峻となる。このため、従来の製造方法に比べて、
埋め込みシリコン酸化膜を除去する際にリフト・オフに
よるシリコン微粒子の発生と再付着はなく、バルク領域
の表面も平滑となる。
質となり、かつ下地の単結晶シリコン半導体基板との界
面も急峻となる。このため、従来の製造方法に比べて、
埋め込みシリコン酸化膜を除去する際にリフト・オフに
よるシリコン微粒子の発生と再付着はなく、バルク領域
の表面も平滑となる。
【００１４】
【実施例】以下、本発明による選択的ＳＯＩ基板の製造
方法について、図面を用いて説明する。図１の(a)〜(d)
は各主要製造工程終了後における半導体基板の断面構造
を示す。図１の(a)に示すように、まず単結晶シリコン
半導体基板の全面に酸素をイオン注入し、その後、1150
℃で２時間程度の高温アニール処理を施す。これらの工
程により、表面単結晶シリコン半導体膜１と埋め込みシ
リコン酸化膜２と単結晶シリコン半導体基板３との積層
から成るＳＯＩ基板を形成する。酸素のイオン注入条件
として、例えば、加速エネルギーを180KeVとし、ドーズ
量を2.2×1018cm-2とすれば、表面単結晶シリコン半導
体膜１と埋め込みシリコン酸化膜２との厚さはそれぞれ
約0.15μｍと約0.47μｍとなる。この埋め込みシリコン
酸化膜を形成する条件は前記図３を用いて説明した従来
条件と同じである。従って、表面単結晶シリコン半導体
膜１と埋め込みシリコン酸化膜２との界面は急峻である
のに対し、単結晶シリコン半導体基板３と埋め込みシリ
コン酸化膜２との界面付近ではシリコンとその酸化物が
複雑に入り交じった厚さ約0.1μｍの境界層が形成され
る。
方法について、図面を用いて説明する。図１の(a)〜(d)
は各主要製造工程終了後における半導体基板の断面構造
を示す。図１の(a)に示すように、まず単結晶シリコン
半導体基板の全面に酸素をイオン注入し、その後、1150
℃で２時間程度の高温アニール処理を施す。これらの工
程により、表面単結晶シリコン半導体膜１と埋め込みシ
リコン酸化膜２と単結晶シリコン半導体基板３との積層
から成るＳＯＩ基板を形成する。酸素のイオン注入条件
として、例えば、加速エネルギーを180KeVとし、ドーズ
量を2.2×1018cm-2とすれば、表面単結晶シリコン半導
体膜１と埋め込みシリコン酸化膜２との厚さはそれぞれ
約0.15μｍと約0.47μｍとなる。この埋め込みシリコン
酸化膜を形成する条件は前記図３を用いて説明した従来
条件と同じである。従って、表面単結晶シリコン半導体
膜１と埋め込みシリコン酸化膜２との界面は急峻である
のに対し、単結晶シリコン半導体基板３と埋め込みシリ
コン酸化膜２との界面付近ではシリコンとその酸化物が
複雑に入り交じった厚さ約0.1μｍの境界層が形成され
る。
【００１５】次に図１の(b)に示すように、表面単結晶
シリコン半導体膜１を熱酸化するか、またはＣＶＤ法で
シリコン酸化膜を堆積するかをしてシリコン酸化膜４を
形成した後、続いてＣＶＤ法によりシリコン窒化膜６を
堆積する。その後、フォトリソグラフィ技術により所望
の形状に加工されたレジスト５を形成し、これをマスク
としてシリコン窒化膜６とシリコン酸化膜４と表面単結
晶シリコン半導体膜１とを順次にＲＩＥ法で除去し、埋
め込みシリコン酸化膜２を局部的に露出させる。
シリコン半導体膜１を熱酸化するか、またはＣＶＤ法で
シリコン酸化膜を堆積するかをしてシリコン酸化膜４を
形成した後、続いてＣＶＤ法によりシリコン窒化膜６を
堆積する。その後、フォトリソグラフィ技術により所望
の形状に加工されたレジスト５を形成し、これをマスク
としてシリコン窒化膜６とシリコン酸化膜４と表面単結
晶シリコン半導体膜１とを順次にＲＩＥ法で除去し、埋
め込みシリコン酸化膜２を局部的に露出させる。
【００１６】次に図１の(c)に示すように、レジスト５
を除去後、シリコン窒化膜の堆積とその後のＲＩＥ法に
よる除去により段差部にシリコン窒化膜を残し、結果と
してシリコン酸化膜４と表面単結晶シリコン半導体膜１
との積層から成るアイランドを完全にシリコン窒化膜６
で覆う構造とする。この状態で基板を熱酸化し、埋め込
みシリコン酸化膜２と単結晶シリコン半導体基板３との
界面付近に存在する境界層を完全にシリコン酸化膜に改
質し、界面を急峻でかつ平滑にする。例えば熱酸化条件
として、酸化温度を1000℃、酸化雰囲気を水蒸気と酸素
との混合気体、酸化時間を80分とすれば、境界層はシリ
コン酸化膜になり、埋め込みシリコン酸化膜の厚さは初
期の約0.47μｍから酸化後の約0.71μｍへと大きくな
る。
を除去後、シリコン窒化膜の堆積とその後のＲＩＥ法に
よる除去により段差部にシリコン窒化膜を残し、結果と
してシリコン酸化膜４と表面単結晶シリコン半導体膜１
との積層から成るアイランドを完全にシリコン窒化膜６
で覆う構造とする。この状態で基板を熱酸化し、埋め込
みシリコン酸化膜２と単結晶シリコン半導体基板３との
界面付近に存在する境界層を完全にシリコン酸化膜に改
質し、界面を急峻でかつ平滑にする。例えば熱酸化条件
として、酸化温度を1000℃、酸化雰囲気を水蒸気と酸素
との混合気体、酸化時間を80分とすれば、境界層はシリ
コン酸化膜になり、埋め込みシリコン酸化膜の厚さは初
期の約0.47μｍから酸化後の約0.71μｍへと大きくな
る。
【００１７】次いで図１の(d)に示すように、シリコン
窒化膜６をマスクとして、例えば、緩衝HF液を用いて埋
め込みシリコン酸化膜２を除去し、局部的に単結晶シリ
コン半導体基板３の表面を露出させる。その後、シリコ
ン窒化膜６とシリコン酸化膜４とを除去してバルク領域
とＳＯＩ領域とが混載された選択的ＳＯＩ基板が完成す
る。
窒化膜６をマスクとして、例えば、緩衝HF液を用いて埋
め込みシリコン酸化膜２を除去し、局部的に単結晶シリ
コン半導体基板３の表面を露出させる。その後、シリコ
ン窒化膜６とシリコン酸化膜４とを除去してバルク領域
とＳＯＩ領域とが混載された選択的ＳＯＩ基板が完成す
る。
【００１８】ところで本実施例では、埋め込みシリコン
酸化膜２を図１の工程(a)の説明箇所で述べた酸素イオ
ン注入条件と高温アニール条件を下に形成した。しかし
これらの形成条件が変わると、埋め込みシリコン酸化膜
の構造も異なる。例えば酸素イオン注入条件として、加
速エネルギーを180KeV、ドーズ量を1.2×1018cm-2と
し、また高温アニール条件を1350℃で４時間とすれば、
埋め込みシリコン酸化膜の構造は図５に示すようにな
る。この構造は公知文献（Electronics Letters 27th S
eptember 1990 [S. Nakashima and K. Izumi, "Practic
al Reduction of Dislocation Density in SIMOX Wafer
s," Electronics Letters, 1990, vol.26, pp.1647-164
8]）で開示されており、表面単結晶シリコン半導体膜１
の厚さは約0.26μｍ、埋め込みシリコン酸化膜２の厚さ
は約0.34μｍ、含有シリコン微粒子の厚さ約0.07μｍ以
下となる。
酸化膜２を図１の工程(a)の説明箇所で述べた酸素イオ
ン注入条件と高温アニール条件を下に形成した。しかし
これらの形成条件が変わると、埋め込みシリコン酸化膜
の構造も異なる。例えば酸素イオン注入条件として、加
速エネルギーを180KeV、ドーズ量を1.2×1018cm-2と
し、また高温アニール条件を1350℃で４時間とすれば、
埋め込みシリコン酸化膜の構造は図５に示すようにな
る。この構造は公知文献（Electronics Letters 27th S
eptember 1990 [S. Nakashima and K. Izumi, "Practic
al Reduction of Dislocation Density in SIMOX Wafer
s," Electronics Letters, 1990, vol.26, pp.1647-164
8]）で開示されており、表面単結晶シリコン半導体膜１
の厚さは約0.26μｍ、埋め込みシリコン酸化膜２の厚さ
は約0.34μｍ、含有シリコン微粒子の厚さ約0.07μｍ以
下となる。
【００１９】図５において特徴的なことは、埋め込みシ
リコン酸化膜２の上面と下面はともに平滑でかつ界面も
急峻であるが、その内部にシリコン微粒子が多数含有さ
れていることである。このような構造を有する埋め込み
シリコン酸化膜においても、図１の工程(c)で述べた熱
酸化でシリコン微粒子をシリコン酸化物に改質すれば、
同図の工程(d)に記す方法で埋め込みシリコン酸化膜２
を問題なく除去できる。
リコン酸化膜２の上面と下面はともに平滑でかつ界面も
急峻であるが、その内部にシリコン微粒子が多数含有さ
れていることである。このような構造を有する埋め込み
シリコン酸化膜においても、図１の工程(c)で述べた熱
酸化でシリコン微粒子をシリコン酸化物に改質すれば、
同図の工程(d)に記す方法で埋め込みシリコン酸化膜２
を問題なく除去できる。
【００２０】
【発明の効果】以上説明したように、本発明による選択
的ＳＯＩ基板の製造方法では以下に記す優れた効果を有
する。 (1)埋め込みシリコン酸化膜と単結晶シリコン半導体基
板との境界層または埋め込みシリコン酸化膜に含有され
るシリコン微粒子を酸化物に改質するために、埋め込み
シリコン酸化膜を除去する際、シリコン微粒子のリフト
・オフと再付着と言った問題が発生しない。したがって
本発明を採用した選択的ＳＯＩ基板を使用すれば、素子
の製造歩留まりが著しく向上する。
的ＳＯＩ基板の製造方法では以下に記す優れた効果を有
する。 (1)埋め込みシリコン酸化膜と単結晶シリコン半導体基
板との境界層または埋め込みシリコン酸化膜に含有され
るシリコン微粒子を酸化物に改質するために、埋め込み
シリコン酸化膜を除去する際、シリコン微粒子のリフト
・オフと再付着と言った問題が発生しない。したがって
本発明を採用した選択的ＳＯＩ基板を使用すれば、素子
の製造歩留まりが著しく向上する。
【００２１】(2)埋め込みシリコン酸化膜と単結晶シリ
コン半導体基板との界面は平滑でかつ急峻となるため、
埋め込みシリコン酸化膜の除去後におけるバルク領域の
表面は平滑となる。このために、バルク領域に形成され
る素子に相互コンダクタンスの低下やゲート酸化膜の耐
圧低下と言った特性劣化はない。
コン半導体基板との界面は平滑でかつ急峻となるため、
埋め込みシリコン酸化膜の除去後におけるバルク領域の
表面は平滑となる。このために、バルク領域に形成され
る素子に相互コンダクタンスの低下やゲート酸化膜の耐
圧低下と言った特性劣化はない。
【図１】本発明に係わる実施例での製造工程を示す断面
図である。
図である。
【図２】選択的ＳＯＩ基板の一般的な構造を示す断面図
である。
である。
【図３】従来条件による選択的ＳＯＩ基板の製造工程を
示す断面図である。
示す断面図である。
【図４】従来条件の下で形成した埋め込みシリコン酸化
膜の断面図である。
膜の断面図である。
【図５】従来条件の下で形成した埋め込みシリコン酸化
膜の断面図である。
膜の断面図である。
１ 表面単結晶シリコン半導体膜 ２ 埋め込みシリコン酸化膜 ３ 単結晶シリコン半導体基板 ４ シリコン酸化膜 ５ レジスト ６ シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 H01L 21/8234 H01L 27/088
Claims (2)
- 【請求項１】 表面単結晶シリコン半導体膜と埋め込み
シリコン酸化膜と単結晶シリコン半導体基板とが順次に
積層された構造のＳＯＩ基板を基に、所望領域のみの表
面単結晶シリコン半導体膜と埋め込みシリコン酸化膜と
を除去して局部的に単結晶シリコン半導体基板の表面が
露出した構造の選択的ＳＯＩ基板を製造する方法におい
て、該所望領域の表面単結晶シリコン半導体膜のみを除
去して埋め込みシリコン酸化膜を局部的に露出させる工
程、その後、該所望領域のみを選択的に熱酸化して表面
が露出した埋め込みシリコン酸化膜の膜厚を増大させる
工程、その後、該所望領域の該埋め込みシリコン酸化膜
のみを除去して単結晶シリコン半導体基板の表面を局部
的に露出させる工程を含むことを特徴とする選択的ＳＯ
Ｉ基板の製造方法。 - 【請求項２】 請求項１において、埋め込みシリコン酸
化膜と単結晶シリコン半導体基板との境界層，または前
記埋め込みシリコン酸化膜に含有されるシリコン微粒子
を全て熱酸化によりシリコン酸化物に改質することを特
徴とする選択的ＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050280A JP2984800B2 (ja) | 1991-02-25 | 1991-02-25 | 選択的ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050280A JP2984800B2 (ja) | 1991-02-25 | 1991-02-25 | 選択的ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04269868A JPH04269868A (ja) | 1992-09-25 |
| JP2984800B2 true JP2984800B2 (ja) | 1999-11-29 |
Family
ID=12854521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050280A Expired - Lifetime JP2984800B2 (ja) | 1991-02-25 | 1991-02-25 | 選択的ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984800B2 (ja) |
-
1991
- 1991-02-25 JP JP3050280A patent/JP2984800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04269868A (ja) | 1992-09-25 |
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