JPS6328067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6328067A JPS6328067A JP17263786A JP17263786A JPS6328067A JP S6328067 A JPS6328067 A JP S6328067A JP 17263786 A JP17263786 A JP 17263786A JP 17263786 A JP17263786 A JP 17263786A JP S6328067 A JPS6328067 A JP S6328067A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はイオン注入工程と熱処理工程からなる選択エツ
チング方法に関するもので、本出願人による特願昭61
年76221号の関連発明である。
チング方法に関するもので、本出願人による特願昭61
年76221号の関連発明である。
この発明は、半導体装置の製造方法等において、Si半
導体基体に窒素又は酸素イオンを選択的に注入して熱処
理を行い、イオン注入された部分とされない部分のエン
チング比が異なる事を利用して、イオン注入されていな
い部分を水酸化カリウムによりエツチング除去すること
によって、サイドエッチの生じない選択エツチング方法
を提供するものである。
導体基体に窒素又は酸素イオンを選択的に注入して熱処
理を行い、イオン注入された部分とされない部分のエン
チング比が異なる事を利用して、イオン注入されていな
い部分を水酸化カリウムによりエツチング除去すること
によって、サイドエッチの生じない選択エツチング方法
を提供するものである。
近年バイポーラLSIの動作速度が高速化してパターン
の微細化と接合のシャロー化が進んでいる。バイポーラ
トランジスタのベース幅を薄くするためには、ベース拡
散とエミンタ拡11(を浅くする必要がある。そのため
にP型のベース拡散にはポロンのイオン注入が、N型エ
ミッタにはへSドープの多結晶SiからのAs拡散等が
用いられている。
の微細化と接合のシャロー化が進んでいる。バイポーラ
トランジスタのベース幅を薄くするためには、ベース拡
散とエミンタ拡11(を浅くする必要がある。そのため
にP型のベース拡散にはポロンのイオン注入が、N型エ
ミッタにはへSドープの多結晶SiからのAs拡散等が
用いられている。
浮遊容量の低減等の理由から素子間分離には酸化膜分離
が採用されている。これらの技術を用いて作られたトラ
ンジスタの一例が、第5図Aに示されたLOGO5I−
ランマスタである。これはLOCO3(Local 0
xidation of 5ilicon)技術を用い
て作られたトランジスタであるが、イントリンシックな
ヘース領域すとグラフトベースがマスク合わせの余裕度
を持って別々に形成されている。第5図Bの改良トラン
ジスタにおいては、多結晶Si9をベース頭載等の引き
出し電極に用いることによって、寄生容量を減少させて
いる。
が採用されている。これらの技術を用いて作られたトラ
ンジスタの一例が、第5図Aに示されたLOGO5I−
ランマスタである。これはLOCO3(Local 0
xidation of 5ilicon)技術を用い
て作られたトランジスタであるが、イントリンシックな
ヘース領域すとグラフトベースがマスク合わせの余裕度
を持って別々に形成されている。第5図Bの改良トラン
ジスタにおいては、多結晶Si9をベース頭載等の引き
出し電極に用いることによって、寄生容量を減少させて
いる。
(発明が解決しようとする問題点〕
第1の問題点は、パターンニングの精度についてである
。ウェットエッチによるエツチング法に於いては、その
等方性の性質によって被エツチング体にサイドエッチが
生じることがどうしても避けられず、マスクパターンに
忠実な被エツチングのパターンを得ることが困難であっ
た。
。ウェットエッチによるエツチング法に於いては、その
等方性の性質によって被エツチング体にサイドエッチが
生じることがどうしても避けられず、マスクパターンに
忠実な被エツチングのパターンを得ることが困難であっ
た。
第2の問題点は、微細幅の窓の形成にある。第5図Aの
トランジスタの断面図においては、トランジスタのアク
ティブ領域の幅すに比較してそれ以外の領域が大幅に大
きくなっている。そのためその寄生成分(容量、抵抗)
によって、トランジスタの高速化が制限されてしまうと
いう欠点があった。
トランジスタの断面図においては、トランジスタのアク
ティブ領域の幅すに比較してそれ以外の領域が大幅に大
きくなっている。そのためその寄生成分(容量、抵抗)
によって、トランジスタの高速化が制限されてしまうと
いう欠点があった。
一方、第5図Bのトランジスタは、ベース電極に多結晶
Siを用いて第5図Aのトランジスタ構造の欠点を改良
したもので、寄生成分は減少しているがこの構造のトラ
ンジスタにおいても、エミッタ・ストライブ幅が微細化
するに連れて、ヘースコンタクト部の幅aがイントリン
シックなベース幅すに比較して相対的に大きくなって来
る。このグラフトベース領域(第5図Bに於けるa)は
通常多結晶5iJi9からの拡散で形成され、イントリ
ンシック部と接続されているが、コンタクト部の幅a以
外に、マスク合わせのための余裕度が必要となることか
ら、充分に狭くすることができなかった。
Siを用いて第5図Aのトランジスタ構造の欠点を改良
したもので、寄生成分は減少しているがこの構造のトラ
ンジスタにおいても、エミッタ・ストライブ幅が微細化
するに連れて、ヘースコンタクト部の幅aがイントリン
シックなベース幅すに比較して相対的に大きくなって来
る。このグラフトベース領域(第5図Bに於けるa)は
通常多結晶5iJi9からの拡散で形成され、イントリ
ンシック部と接続されているが、コンタクト部の幅a以
外に、マスク合わせのための余裕度が必要となることか
ら、充分に狭くすることができなかった。
本発明多結晶Si等のSi半導体基体に選択的に窒素ま
たは酸素をイオン注入して、前記基体を熱処理して水酸
化カリウム水溶液により前記基体のイオン注入がされて
いない部分を選択的にエツチング除去することによって
、前記問題点を解決した。
たは酸素をイオン注入して、前記基体を熱処理して水酸
化カリウム水溶液により前記基体のイオン注入がされて
いない部分を選択的にエツチング除去することによって
、前記問題点を解決した。
本発明は、N1又は0□゛をドーピングして700℃で
アニーリングを行った多結晶Siはホフ)W酸液にほと
んどエツチングされず、一方アニーリングが行われない
とエツチングされてしまう事、またNZ”イオンのドー
ズ量を5 ×1015cm−2にするとに011溶液に
対するエツチングレートが低くなると言う本発明者の発
見に基づいている。
アニーリングを行った多結晶Siはホフ)W酸液にほと
んどエツチングされず、一方アニーリングが行われない
とエツチングされてしまう事、またNZ”イオンのドー
ズ量を5 ×1015cm−2にするとに011溶液に
対するエツチングレートが低くなると言う本発明者の発
見に基づいている。
第4図に示されるように、N2°イオンのドーズ量が1
01b釧−2になると、KOH溶液に対するN2゜ドー
ズ多結晶Siのエツチングレートは200人/分となり
、ドーズされていない多結晶Siのエソチングレー)
1000人/分に比較して小さくなる。
01b釧−2になると、KOH溶液に対するN2゜ドー
ズ多結晶Siのエツチングレートは200人/分となり
、ドーズされていない多結晶Siのエソチングレー)
1000人/分に比較して小さくなる。
ベース電極端部段差部の側壁にSiN4膜のような多結
晶Si被イオン注入層と工・7チングレートが異なる物
質を異方性エツチングにより残し、表面全体にNZ”又
はO2+等のイオンをイオン注入する(第2図F)。8
2+等のイオンが注入された多結晶Siはドーピングさ
れていない多結晶Siに比べKOllによってエツチン
グされにくい。本発明によれば、このイオ、ン注入され
た多結晶Si層と5iJ4膜のエツチング比が異なる事
を利用して1000人という徽細な窓(第2図G)をフ
ォトマスクを用いずに形成することができる。この窓の
幅は工程Cで形成する多結晶Si層18bとSi3N4
膜18a、18Cの厚みの合計で決まるので、本発明に
よれば膜厚の制御のみで確実に微細な幅が得られる。本
発明の方法によれば、複数の膜を使用しなくても多結晶
Si層の厚みのみでサイドウオールの下に微細な幅の窓
を形成することができる。
晶Si被イオン注入層と工・7チングレートが異なる物
質を異方性エツチングにより残し、表面全体にNZ”又
はO2+等のイオンをイオン注入する(第2図F)。8
2+等のイオンが注入された多結晶Siはドーピングさ
れていない多結晶Siに比べKOllによってエツチン
グされにくい。本発明によれば、このイオ、ン注入され
た多結晶Si層と5iJ4膜のエツチング比が異なる事
を利用して1000人という徽細な窓(第2図G)をフ
ォトマスクを用いずに形成することができる。この窓の
幅は工程Cで形成する多結晶Si層18bとSi3N4
膜18a、18Cの厚みの合計で決まるので、本発明に
よれば膜厚の制御のみで確実に微細な幅が得られる。本
発明の方法によれば、複数の膜を使用しなくても多結晶
Si層の厚みのみでサイドウオールの下に微細な幅の窓
を形成することができる。
第1の実施例
第2図A−Cに基づいて第1の実施例を説明する。
八 基板27の上に1000人の多結晶Si層28を形
成し、さらにその上にフォトレジスト層29を設けてフ
ォトエツチングを行って、イオン注入のマスクを形成す
る。
成し、さらにその上にフォトレジスト層29を設けてフ
ォトエツチングを行って、イオン注入のマスクを形成す
る。
B 40Kevで加速した5 XIO”cm−”のN
2°を多結晶5i28に打ち込む。
2°を多結晶5i28に打ち込む。
次に700℃のN2雰囲気中で30分間熱処理を行う。
Cホットリン酸でエツチングを行って、N2+がイオン
注入された部分を除去する。
注入された部分を除去する。
乎叢■大施■
本発明の基本的プロセスをNPN トランジスタに適用
した第2の実施例を第2図の各工程に基づいて説明する
。
した第2の実施例を第2図の各工程に基づいて説明する
。
AP型基板1にN゛埋込層3とP0チャンネルストッパ
ー2を形成した後、N型エピタキシャル層6を成長させ
る。この後酸化膜4.4′による絶縁分離を行ない、N
°コレクタ取出し部5を形成する。次にCVD法により
SiO□膜15を3000人成長させて、さらに多結晶
Si層9をCVD法により1500人形成する。この多
結晶Si層9は、素子の完成後にはベース等の取り出し
電極に使用されるので、P型不純物をドープさせて低砥
抗にしておく。
ー2を形成した後、N型エピタキシャル層6を成長させ
る。この後酸化膜4.4′による絶縁分離を行ない、N
°コレクタ取出し部5を形成する。次にCVD法により
SiO□膜15を3000人成長させて、さらに多結晶
Si層9をCVD法により1500人形成する。この多
結晶Si層9は、素子の完成後にはベース等の取り出し
電極に使用されるので、P型不純物をドープさせて低砥
抗にしておく。
B 多結晶Si層9の不要部分をフォトエツチングによ
り除去してから、SiO□膜16をCVD法により成長
させる。
り除去してから、SiO□膜16をCVD法により成長
させる。
RI E (Reactive ton Eching
)法により、ベース・エミッタ部分となる能動領域とコ
レクタ取り出しの窓25.26を形成する。
)法により、ベース・エミッタ部分となる能動領域とコ
レクタ取り出しの窓25.26を形成する。
熱酸化により150人のSiO□膜17膜形7する。
0500人の5iJ4膜18cを成長させ、1000人
の多結晶Si膜18bをCVD法により形成し、その上
に5iJa膜18aを1000人成長させた。
の多結晶Si膜18bをCVD法により形成し、その上
に5iJa膜18aを1000人成長させた。
D RI E(Reactive Jon ELch
ing)法により上層の5iJ4膜18aを除去して第
2図Eに示されるように窓の側壁のみにサイドウオール
状に5iJ4膜18aを残す。5iJ4膜18aは多結
晶Si膜のサイドにN2゛が打込まれない様にしたもの
で省略することもできる。
ing)法により上層の5iJ4膜18aを除去して第
2図Eに示されるように窓の側壁のみにサイドウオール
状に5iJ4膜18aを残す。5iJ4膜18aは多結
晶Si膜のサイドにN2゛が打込まれない様にしたもの
で省略することもできる。
F 40kevで加速したN2+を、多結晶Si膜1
8bに5X10”/car以上ドープさせた後、800
℃の窒素雰囲気中で30分間アニールを行って、耐に0
11溶液性を有する多結晶Si膜19を形成する。
8bに5X10”/car以上ドープさせた後、800
℃の窒素雰囲気中で30分間アニールを行って、耐に0
11溶液性を有する多結晶Si膜19を形成する。
この実施例に於いてはイオンとしてN2°を用いたが、
0□゛等の不純物として機能しない他の元素イオンを用
いる事も可能である。
0□゛等の不純物として機能しない他の元素イオンを用
いる事も可能である。
G ホット燐酸によりサイドウオール状の5iJa膜1
8aを除去した後、gou溶液によってイオンドープさ
れていない多結晶Si膜18bを除去する。さらにN2
+イオンがドープされた多結晶Si膜19をマスクとし
てホットリン酸によりSiJ<膜18cをエツチングす
る。%2+がイオン注入されてアニーリング処理された
多結晶Si層19をKO)I水溶液で除去する。なおこ
のエツチング処理工程は省略して、多結晶Si層19は
残したままでも良い。
8aを除去した後、gou溶液によってイオンドープさ
れていない多結晶Si膜18bを除去する。さらにN2
+イオンがドープされた多結晶Si膜19をマスクとし
てホットリン酸によりSiJ<膜18cをエツチングす
る。%2+がイオン注入されてアニーリング処理された
多結晶Si層19をKO)I水溶液で除去する。なおこ
のエツチング処理工程は省略して、多結晶Si層19は
残したままでも良い。
次に、希釈したIIF系エツチング液により薄いSiO
□1り17を除去することによって基板表面上に250
0人幅の窓が露出する。この窓の幅は5iJ−膜18a
、18C及び多結晶Si膜18bの膜厚の合計で決まる
。
□1り17を除去することによって基板表面上に250
0人幅の窓が露出する。この窓の幅は5iJ−膜18a
、18C及び多結晶Si膜18bの膜厚の合計で決まる
。
H4000人の多結晶Si膜20をCVD法により形成
して、その上にフォトレジストをかけて、ベース領域側
に窓を開けて、Bをイオン注入する。これらの不純物の
多結晶Si中における拡散定数は大きいので、800℃
と言う低温で加熱処理を行うことにより、これらの不純
物を多結晶Si中に拡散させることができ、これによっ
て多結晶Si層20と、ベース取り出し領域とのコンタ
クトがとられる。
して、その上にフォトレジストをかけて、ベース領域側
に窓を開けて、Bをイオン注入する。これらの不純物の
多結晶Si中における拡散定数は大きいので、800℃
と言う低温で加熱処理を行うことにより、これらの不純
物を多結晶Si中に拡散させることができ、これによっ
て多結晶Si層20と、ベース取り出し領域とのコンタ
クトがとられる。
I 塩素系のガスを用いたRIE法により多結晶Si膜
20をエツチングし第2図Jに示すようにサイドウオー
ル状に多結晶Si膜20を残す。さらに、必要に応じて
イオン注入用安定化膜を形成する。
20をエツチングし第2図Jに示すようにサイドウオー
ル状に多結晶Si膜20を残す。さらに、必要に応じて
イオン注入用安定化膜を形成する。
K フォトレジスト21をマスクにしてBF2を60K
evに加速してイオン注入を行ない、・す゛イドウオー
ル状多結晶Si膜とセルファラインでベースイントリン
シック部を形成する。
evに加速してイオン注入を行ない、・す゛イドウオー
ル状多結晶Si膜とセルファラインでベースイントリン
シック部を形成する。
L 3000人のSiO□膜22全22D法により形
成する。
成する。
M RYE法により、上面のSiO□膜22を除去し
てサイドウオールの5in2膜22のみを残す。
てサイドウオールの5in2膜22のみを残す。
N フォトレジストでコレクタ部分以外をマスクして、
コレクタ部分にあるサイドウオール状の5iOz膜22
をエツチング除去する。
コレクタ部分にあるサイドウオール状の5iOz膜22
をエツチング除去する。
0 フォトエツチングにより、ベースコンタクト用の窓
24を形成する。多結晶Si膜を抵抗等に使用している
場合には、そのコンタクト用の窓となる。
24を形成する。多結晶Si膜を抵抗等に使用している
場合には、そのコンタクト用の窓となる。
なお、工程Kに於けるコレクタ領域のSiO□膜22の
除去と工程りに於けるベース・コンタクト用窓の窓開け
は同時に行うことができる。
除去と工程りに於けるベース・コンタクト用窓の窓開け
は同時に行うことができる。
P 1000人の多結晶5iloをCVD法により形
成する。
成する。
Q フォトレジスト11をマスクにして、八Sをイオン
注入して、その後の拡散によってエミッタ8を形成する
。
注入して、その後の拡散によってエミッタ8を形成する
。
R従来法と同様にしてベース、エミッタ、コレクタの各
々の電極12.13.14を形成する。
々の電極12.13.14を形成する。
男」」どU証拠
第3の実施例を第3図に基づいて説明する。
A Si基板27上に5iOz層30を形成して、段
差を設ける。
差を設ける。
8 1000人厚の多結晶Si層18bと2000人厚
のSi3Na層(SiO□でも可能)18aをCVD法
により形成する。
のSi3Na層(SiO□でも可能)18aをCVD法
により形成する。
CRIE法によりサイドウオール上に5iJ4層18a
を残し、全体にN2°(0□゛も可能)を5 XIO”
cm −”イオン注入する。
を残し、全体にN2°(0□゛も可能)を5 XIO”
cm −”イオン注入する。
D800℃のN2雰囲気中で30分間熱処理を行った後
、ホットリン酸溶液によりサイドウオール状のSi、N
、層18aを除去する。さらにKOI+溶液によりサイ
ドウオール状の多結晶Si層18bを除去して、200
0人の微細幅の窓を得る。N2゛がイオンドープされた
多結晶Si層19をマスクとしてSin、層30にRI
E処理を行って窓を形成する。
、ホットリン酸溶液によりサイドウオール状のSi、N
、層18aを除去する。さらにKOI+溶液によりサイ
ドウオール状の多結晶Si層18bを除去して、200
0人の微細幅の窓を得る。N2゛がイオンドープされた
多結晶Si層19をマスクとしてSin、層30にRI
E処理を行って窓を形成する。
E 5iOzJ130の窓をマスクにしてC1系のガ
スによるRYE処理をSi基板に27に行って2000
人幅のトレンチを得る。
スによるRYE処理をSi基板に27に行って2000
人幅のトレンチを得る。
本発明のエツチング方法によれば、従来のウェットエツ
チングのようなサイドエッチが生じないので、マスクパ
ターンそのままのエツチングを行うことができる。
チングのようなサイドエッチが生じないので、マスクパ
ターンそのままのエツチングを行うことができる。
多結晶Si (或いはポリサイド)等の外部電極取出し
領域とトランジスタのアクティブ領域(へ−ス)とのコ
ンタクトを、サイドウオール技術を用いて耐酸化膜の膜
厚に相当する1000人程度0微細な幅でセルファライ
ンに形成することができた。
領域とトランジスタのアクティブ領域(へ−ス)とのコ
ンタクトを、サイドウオール技術を用いて耐酸化膜の膜
厚に相当する1000人程度0微細な幅でセルファライ
ンに形成することができた。
これによって、従来この領域を形成するときに必要とし
たマスク合わせが必要なくなって、トランジスタのコレ
クター・ベース接合容量のうちイントリンシック部以外
のグラフトベースによる容量を大幅に減らすことができ
る。
たマスク合わせが必要なくなって、トランジスタのコレ
クター・ベース接合容量のうちイントリンシック部以外
のグラフトベースによる容量を大幅に減らすことができ
る。
また、マスクを使用したエツチング法では不可能であり
た1000人程度0微のトレンチ溝が段差を利用するこ
とによりマスクレスで形成することができる。
た1000人程度0微のトレンチ溝が段差を利用するこ
とによりマスクレスで形成することができる。
第1図は本発明の第1の実施例を示す。
第2図A−Rは本発明の第2の実施例を示した図である
。 第3図A−Eは本発明の第3の実施例を示す。 第4図は本発明の原理を示すグラフである。 第5図は従来のLOGO5)ランマスクとその改良トラ
ンジスタを示す図である。 1、・・・P型基板 2、・・・29チヤンネルストツパー 3、・・・N゛埋込層 4,4′・・・酸化膜5、
・・・N゛コレクタ取出部 6、・・・N型エピクキシャル層 7、・・・ベース領域 8.・・・エミッタ領域7
′・・・グラフトベース領域 9、1G、 18b、 20.28.・・・多結晶Si
層11、21.23.29. ・・・フォトレジスト1
2、・・・ベース電掻 13.・・・エミッタ電極 14.・・・コレクタ電
極15、16.22.30.・・・SiO□膜17、・
・・薄い酸化膜 18a、 18c ・Si3N、膜 19、・・・イオン注入された多結晶Si膜24、・・
・ベースコンタクト用窓 25、・・・ベース・エミッタ用窓 26、・・・コレクタコンタクト用窓 27、・・・基板
。 第3図A−Eは本発明の第3の実施例を示す。 第4図は本発明の原理を示すグラフである。 第5図は従来のLOGO5)ランマスクとその改良トラ
ンジスタを示す図である。 1、・・・P型基板 2、・・・29チヤンネルストツパー 3、・・・N゛埋込層 4,4′・・・酸化膜5、
・・・N゛コレクタ取出部 6、・・・N型エピクキシャル層 7、・・・ベース領域 8.・・・エミッタ領域7
′・・・グラフトベース領域 9、1G、 18b、 20.28.・・・多結晶Si
層11、21.23.29. ・・・フォトレジスト1
2、・・・ベース電掻 13.・・・エミッタ電極 14.・・・コレクタ電
極15、16.22.30.・・・SiO□膜17、・
・・薄い酸化膜 18a、 18c ・Si3N、膜 19、・・・イオン注入された多結晶Si膜24、・・
・ベースコンタクト用窓 25、・・・ベース・エミッタ用窓 26、・・・コレクタコンタクト用窓 27、・・・基板
Claims (1)
- 【特許請求の範囲】 Si半導体基体に選択的に窒素または酸素をイオン注
入する工程と、 前記基体を熱処理する工程と水酸化カリウム水溶液によ
り前記基体の被イオン注入部分以外の部分を選択的にエ
ッチング除去する工程とからなるエッチング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17263786A JPS6328067A (ja) | 1986-07-22 | 1986-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17263786A JPS6328067A (ja) | 1986-07-22 | 1986-07-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6328067A true JPS6328067A (ja) | 1988-02-05 |
Family
ID=15945570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17263786A Pending JPS6328067A (ja) | 1986-07-22 | 1986-07-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6328067A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
WO2005067020A3 (en) * | 2003-12-30 | 2005-12-15 | Intel Corp | A method of varying etch selectivities of a film |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52128066A (en) * | 1976-04-20 | 1977-10-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPS5361285A (en) * | 1976-11-15 | 1978-06-01 | Hitachi Ltd | Production of semiconductor device |
JPS57100733A (en) * | 1980-12-15 | 1982-06-23 | Fujitsu Ltd | Etching method for semiconductor substrate |
-
1986
- 1986-07-22 JP JP17263786A patent/JPS6328067A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52128066A (en) * | 1976-04-20 | 1977-10-27 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPS5361285A (en) * | 1976-11-15 | 1978-06-01 | Hitachi Ltd | Production of semiconductor device |
JPS57100733A (en) * | 1980-12-15 | 1982-06-23 | Fujitsu Ltd | Etching method for semiconductor substrate |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
US6261964B1 (en) | 1997-03-14 | 2001-07-17 | Micron Technology, Inc. | Material removal method for forming a structure |
US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
US6461967B2 (en) | 1997-03-14 | 2002-10-08 | Micron Technology, Inc. | Material removal method for forming a structure |
US6596642B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
US6596648B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
US6599840B2 (en) | 1997-03-14 | 2003-07-29 | Micron Technology, Inc. | Material removal method for forming a structure |
WO2005067020A3 (en) * | 2003-12-30 | 2005-12-15 | Intel Corp | A method of varying etch selectivities of a film |
US7247578B2 (en) | 2003-12-30 | 2007-07-24 | Intel Corporation | Method of varying etch selectivities of a film |
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