JPS6325707B2 - - Google Patents
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- JPS6325707B2 JPS6325707B2 JP280082A JP280082A JPS6325707B2 JP S6325707 B2 JPS6325707 B2 JP S6325707B2 JP 280082 A JP280082 A JP 280082A JP 280082 A JP280082 A JP 280082A JP S6325707 B2 JPS6325707 B2 JP S6325707B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
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Description
【発明の詳細な説明】
本発明は単結晶半導体基体内部に空隙を形成
し、その空隙を絶縁物で埋めることによつて、単
結晶半導体基板表面下に絶縁物層を有する半導体
装置の製造方法に関するものである。
し、その空隙を絶縁物で埋めることによつて、単
結晶半導体基板表面下に絶縁物層を有する半導体
装置の製造方法に関するものである。
従来、絶縁物層上に単結晶半導体層を有する半
導体装置及びその製造方法としては種々のものが
提案されている。その中に、シリコン基板単結晶
上に酸化膜を形成し、局部的に基板単結晶が露出
している部分を形成した後、非晶質或いは多結晶
シリコンを堆積し、それをレーザビーム，電子ビ
ーム，局部ヒータなどでアニールすることによ
り、基板単結晶を核として酸化膜上に単結晶シリ
コン層を形成する方法がある。しかし、この方法
では下地の酸化膜が単結晶化を妨げる働きをする
ため、酸化膜上の単結晶シリコン層の結晶性が悪
く、また融点以上の高温で単結晶化を行なうた
め、単結晶化したシリコン膜表面が荒れ易いとい
う欠点があつた。さらに酸化膜上の単結晶領域の
面積は、温度，ビーム或いはヒータのスキヤン速
度，結晶方位などの種々のパラメータに敏感に依
存し、再現性が悪いという欠点があつた。従つ
て、このような酸化膜上の単結晶層内に集積回路
化された素子を形成しても素子特性が悪く、動作
速度の高速な半導体装置や高耐圧の半導体装置を
実現することができなかつた。
導体装置及びその製造方法としては種々のものが
提案されている。その中に、シリコン基板単結晶
上に酸化膜を形成し、局部的に基板単結晶が露出
している部分を形成した後、非晶質或いは多結晶
シリコンを堆積し、それをレーザビーム，電子ビ
ーム，局部ヒータなどでアニールすることによ
り、基板単結晶を核として酸化膜上に単結晶シリ
コン層を形成する方法がある。しかし、この方法
では下地の酸化膜が単結晶化を妨げる働きをする
ため、酸化膜上の単結晶シリコン層の結晶性が悪
く、また融点以上の高温で単結晶化を行なうた
め、単結晶化したシリコン膜表面が荒れ易いとい
う欠点があつた。さらに酸化膜上の単結晶領域の
面積は、温度，ビーム或いはヒータのスキヤン速
度，結晶方位などの種々のパラメータに敏感に依
存し、再現性が悪いという欠点があつた。従つ
て、このような酸化膜上の単結晶層内に集積回路
化された素子を形成しても素子特性が悪く、動作
速度の高速な半導体装置や高耐圧の半導体装置を
実現することができなかつた。
本発明は、単結晶半導体基板内部に高濃度不純
物層あるいは結晶配列の乱れた層を形成する工程
と、上記単結晶半導体基板表面にマスクを形成
し、該基板表面単結晶半導体層の一部を反応性イ
オンエツチングにより除去する工程と、残つた単
結晶半導体層の底面に存在する上記高濃度不純物
層あるいは結晶配列の乱れた層を、塩素を含むガ
スを用いた反応性イオンエツチングにより他の単
結晶半導体部分に対し選択的に除去する工程と、
該工程により形成された空隙を減圧CVD法を用
いて堆積した絶縁物で埋める工程とを含むことを
特徴とする。
物層あるいは結晶配列の乱れた層を形成する工程
と、上記単結晶半導体基板表面にマスクを形成
し、該基板表面単結晶半導体層の一部を反応性イ
オンエツチングにより除去する工程と、残つた単
結晶半導体層の底面に存在する上記高濃度不純物
層あるいは結晶配列の乱れた層を、塩素を含むガ
スを用いた反応性イオンエツチングにより他の単
結晶半導体部分に対し選択的に除去する工程と、
該工程により形成された空隙を減圧CVD法を用
いて堆積した絶縁物で埋める工程とを含むことを
特徴とする。
以下実施例に基づいては本発明を説明する。
第１図ａ〜ｅは本発明による半導体装置の製造
方法の一例を工程順に示した説明図である。図面
の順番に対応させて主要工程を説明する。
方法の一例を工程順に示した説明図である。図面
の順番に対応させて主要工程を説明する。
(a)：単結晶半導体基板（シリコン単結晶基板）１
に高濃度ｎ形不純物層２を例えば0.1〜10μmの
厚さに形成する。上記高濃度ｎ形不純物層２は
基板１の一部あるいは全面に形成し、その不純
物導入法は、例えば熱拡散法あるいはイオン注
入法で行なう。基板１は例えば不純物濃度１×
1019cm-3以下のｎ形またはｐ形基板を使う。高
濃度ｎ形不純物層２は例えば１×1020cm-3の砒
素濃度とする。不純物としては上記砒素の他、
リン，アンチモンでもよい。なお、上記高濃度
ｎ形不純物層２の高濃度とは、基板１に比較し
て不純物濃度が高く、後の工程で行なわれるア
クテイブイオンエツチングにおけるエツチレー
トに差し生じさせる不純物濃度差を有すること
を意味するものである。
に高濃度ｎ形不純物層２を例えば0.1〜10μmの
厚さに形成する。上記高濃度ｎ形不純物層２は
基板１の一部あるいは全面に形成し、その不純
物導入法は、例えば熱拡散法あるいはイオン注
入法で行なう。基板１は例えば不純物濃度１×
1019cm-3以下のｎ形またはｐ形基板を使う。高
濃度ｎ形不純物層２は例えば１×1020cm-3の砒
素濃度とする。不純物としては上記砒素の他、
リン，アンチモンでもよい。なお、上記高濃度
ｎ形不純物層２の高濃度とは、基板１に比較し
て不純物濃度が高く、後の工程で行なわれるア
クテイブイオンエツチングにおけるエツチレー
トに差し生じさせる不純物濃度差を有すること
を意味するものである。
(b)：次にシリコンエピタキシヤル単結晶層３を例
えば0.5〜10μmの厚さに形成する。このエピタ
キシヤル単結晶層３は気相成長法で形成した
が、MBE法（Molecular Beam Epitaxy）等
で行なつてもよい。
えば0.5〜10μmの厚さに形成する。このエピタ
キシヤル単結晶層３は気相成長法で形成した
が、MBE法（Molecular Beam Epitaxy）等
で行なつてもよい。
なお、ここまでの工程の代りに、単結晶半導
体基板１に直接砒素やリンを高エネルギー（例
えば1MeV）イオン注入法で導入しても、第１
図ｂに示したと同様の構造が得られる。
体基板１に直接砒素やリンを高エネルギー（例
えば1MeV）イオン注入法で導入しても、第１
図ｂに示したと同様の構造が得られる。
(c)，（c′）：その後、高濃度ｎ形不純物層２の上部
に、例えばシリコン酸化膜のマスク４を形成す
る。このマスク４に例えば矩形（円形等でもよ
い）のパターン５を形成する。そして、リアク
テイブイオンエツチング法により、高濃度ｎ形
不純物層２に至る穴を開ける。このエツチング
条件は、例えばガスに四塩化硅素を用い、圧力
2Pa、電力0.16W／cm2とする。この時の単結晶
基板のエツチレートは600Å／minである。な
お、第１図のｃはこの時の断面図であり、c′は
上面図である。図において６は埋め込んだ高濃
度ｎ形不純物層２の境界を示している。
に、例えばシリコン酸化膜のマスク４を形成す
る。このマスク４に例えば矩形（円形等でもよ
い）のパターン５を形成する。そして、リアク
テイブイオンエツチング法により、高濃度ｎ形
不純物層２に至る穴を開ける。このエツチング
条件は、例えばガスに四塩化硅素を用い、圧力
2Pa、電力0.16W／cm2とする。この時の単結晶
基板のエツチレートは600Å／minである。な
お、第１図のｃはこの時の断面図であり、c′は
上面図である。図において６は埋め込んだ高濃
度ｎ形不純物層２の境界を示している。
(d)：次に高濃度ｎ形不純物層２を選択的にエツチ
ング（不純物濃度依存性を利用）して、図に示
す構造とする。このエツチング条件としては、
例えばリアクテイブイオンエツチング法によ
り、ガスは四塩化硅素を用い、圧力15Pa、電
力は0.16W／cm2とする。この時、高濃度ｎ形不
純物層２はエツチレート1000Å／min程度で、
等方的にエツチングされるのに対し、１×1019
cm-3以下のｎ形層またはすべての濃度領域のｐ
形層は垂直方向に100Å／min程度のエツチレ
ートでエツチングされるのみである。従つて、
高濃度ｎ形不純物層２は横方向にもエツチング
され、図に示した空隙を有する形状が得られ
る。単結晶領域７は、図の前後の方向でのみ基
板１とつながることになる。
ング（不純物濃度依存性を利用）して、図に示
す構造とする。このエツチング条件としては、
例えばリアクテイブイオンエツチング法によ
り、ガスは四塩化硅素を用い、圧力15Pa、電
力は0.16W／cm2とする。この時、高濃度ｎ形不
純物層２はエツチレート1000Å／min程度で、
等方的にエツチングされるのに対し、１×1019
cm-3以下のｎ形層またはすべての濃度領域のｐ
形層は垂直方向に100Å／min程度のエツチレ
ートでエツチングされるのみである。従つて、
高濃度ｎ形不純物層２は横方向にもエツチング
され、図に示した空隙を有する形状が得られ
る。単結晶領域７は、図の前後の方向でのみ基
板１とつながることになる。
(c)：その後、例えば減圧CVD法で絶縁物（例え
ばシリコン酸化膜）８を穴（空隙）に埋め込
む。この絶縁物形成条件としては、ガスにジク
ロルシラン，亜酸化窒素を用い、温度840℃，
圧力1.3×102Paで形成する。その時、シリコン
酸化膜の成長速度は90Å／minであり、深い穴
の中にも等方的に成長する。
ばシリコン酸化膜）８を穴（空隙）に埋め込
む。この絶縁物形成条件としては、ガスにジク
ロルシラン，亜酸化窒素を用い、温度840℃，
圧力1.3×102Paで形成する。その時、シリコン
酸化膜の成長速度は90Å／minであり、深い穴
の中にも等方的に成長する。
以上の工程により、単結晶領域７は下が完全に
絶縁物８により基板１から分離される。なお、こ
の工程における絶縁物８の形成は、熱酸化法を用
いて空隙を形成している単結晶表面を酸化するこ
とによつても得られる。その条件の一例を示す
と、空隙の厚さが0.1μmのとき、乾燥酸素雰囲気
中で1100℃，約60分の熱処理を行なえばよい。
絶縁物８により基板１から分離される。なお、こ
の工程における絶縁物８の形成は、熱酸化法を用
いて空隙を形成している単結晶表面を酸化するこ
とによつても得られる。その条件の一例を示す
と、空隙の厚さが0.1μmのとき、乾燥酸素雰囲気
中で1100℃，約60分の熱処理を行なえばよい。
上記工程により得られた単結晶領域７の全部あ
るいは一部を用いて、素子を形成すれば、完全絶
縁分離形の素子が容易に作製できる。
るいは一部を用いて、素子を形成すれば、完全絶
縁分離形の素子が容易に作製できる。
第２図は本発明による半導体装置の一実施例を
示す断面図である。図はMOS型電界効果トラン
ジスタを形成した場合を示している。
示す断面図である。図はMOS型電界効果トラン
ジスタを形成した場合を示している。
単結晶領域７内に、絶縁物８に至る分離領域９
を形成し、単結晶の分離島１０を得る。これらの
工程はいずれも周知の技術であるから詳細な説明
は省略する。１１はソース、１２はドレイン、１
３はチヤネル領域であり、チヤネル上にはゲート
酸化膜１４を介しててゲート電極１５が設けられ
ており、１６と１７はそれぞれソース電極，ドレ
イン電極である。この構造により、ソース領域，
ドレイン領域のpn接合の容量を、単結晶基板に
直接作製した場合の1/5〜1/10とすることが出来
る。また、絶縁性の良い膜により素子領域が縦方
向に完全分離されているので、高耐圧のトランジ
スタを実現できる。
を形成し、単結晶の分離島１０を得る。これらの
工程はいずれも周知の技術であるから詳細な説明
は省略する。１１はソース、１２はドレイン、１
３はチヤネル領域であり、チヤネル上にはゲート
酸化膜１４を介しててゲート電極１５が設けられ
ており、１６と１７はそれぞれソース電極，ドレ
イン電極である。この構造により、ソース領域，
ドレイン領域のpn接合の容量を、単結晶基板に
直接作製した場合の1/5〜1/10とすることが出来
る。また、絶縁性の良い膜により素子領域が縦方
向に完全分離されているので、高耐圧のトランジ
スタを実現できる。
なお、前述した実施例（第１図）においては、
絶縁物で埋める空隙の形成を高濃度ｎ形不純物層
２を用いて行なつたが、高濃度ｎ形不純物層２の
代りに結晶配列の乱れた層を形成しておくことに
よつても実現できる。すなわち、第１図ａ，ｂで
説明した工程の代りに、シリコン単結晶基板１に
高いエネルギーで例えばシリコン自身のイオン注
入を行なつて結晶配列の乱れた層を形成する。こ
の層もリアクテイブイオンエツチング法で選択的
に除去できるので、後の工程は前述の場合と同様
にして、基板１から絶縁物８により下側が分離さ
れた単結晶領域７を形成してもよい。
絶縁物で埋める空隙の形成を高濃度ｎ形不純物層
２を用いて行なつたが、高濃度ｎ形不純物層２の
代りに結晶配列の乱れた層を形成しておくことに
よつても実現できる。すなわち、第１図ａ，ｂで
説明した工程の代りに、シリコン単結晶基板１に
高いエネルギーで例えばシリコン自身のイオン注
入を行なつて結晶配列の乱れた層を形成する。こ
の層もリアクテイブイオンエツチング法で選択的
に除去できるので、後の工程は前述の場合と同様
にして、基板１から絶縁物８により下側が分離さ
れた単結晶領域７を形成してもよい。
以上説明した様に、本発明は、ドライプロセス
を用いるので、制御性、再現性に優れ、かつ、バ
ルク自身の表面単結晶層あるいはバルクの上に形
成されたエピタキシヤル単結晶シリコン層が、全
く損傷を受けずに素子領域として完全絶縁分離さ
れるので、すぐれた結晶性の単結晶シリコン層を
有する半導体装置を完全絶縁分離形で実現出来
る。したがつて、このような単結晶シリコン層を
有する基板上に集積回路化された各種素子を形成
した場合には、素子間の分離容量が従来に比べ約
１／１０に低減出来るので、大規模集積回路の高速化
を実現出来る。また素子間の分離耐圧は、容易に
数百Ｖ以上が得られるので、高耐圧のアナログ集
積回路を実現出来る。
を用いるので、制御性、再現性に優れ、かつ、バ
ルク自身の表面単結晶層あるいはバルクの上に形
成されたエピタキシヤル単結晶シリコン層が、全
く損傷を受けずに素子領域として完全絶縁分離さ
れるので、すぐれた結晶性の単結晶シリコン層を
有する半導体装置を完全絶縁分離形で実現出来
る。したがつて、このような単結晶シリコン層を
有する基板上に集積回路化された各種素子を形成
した場合には、素子間の分離容量が従来に比べ約
１／１０に低減出来るので、大規模集積回路の高速化
を実現出来る。また素子間の分離耐圧は、容易に
数百Ｖ以上が得られるので、高耐圧のアナログ集
積回路を実現出来る。
第１図ａ〜ｅは本発明による半導体装置の製造
方法の工程説明図、第２図は本発明による半導体
装置の一実施例の断面図である。 １……単結晶半導体基板（シリコン単結晶基
板）、２……高濃度ｎ形不純物層、３……シリコ
ンエピタキシヤル単結晶層、４……マスク（シリ
コン酸化膜マスク）、５……パターン、６……埋
め込んだ高濃度ｎ形不純物層の境界、７……単結
晶領域、８……絶縁物（シリコン酸化膜）、９…
…分離領域、１０……分離島、１１……ソース領
域、１２……ドレイン領域、１３……チヤネル領
域、１４……ゲート酸化膜、１５……ゲート電
極、１６……ソース電極、１７……ドレイン電
極。
方法の工程説明図、第２図は本発明による半導体
装置の一実施例の断面図である。 １……単結晶半導体基板（シリコン単結晶基
板）、２……高濃度ｎ形不純物層、３……シリコ
ンエピタキシヤル単結晶層、４……マスク（シリ
コン酸化膜マスク）、５……パターン、６……埋
め込んだ高濃度ｎ形不純物層の境界、７……単結
晶領域、８……絶縁物（シリコン酸化膜）、９…
…分離領域、１０……分離島、１１……ソース領
域、１２……ドレイン領域、１３……チヤネル領
域、１４……ゲート酸化膜、１５……ゲート電
極、１６……ソース電極、１７……ドレイン電
極。
Claims (1)
- １ 単結晶半導体基板内部に高濃度不純物層ある
いは結晶配列の乱れた層を形成する工程と、上記
単結晶半導体基板表面にマスクを形成し、該基板
表面単結晶半導体層の一部を反応性イオンエツチ
ングにより除去する工程と、残つた単結晶半導体
層の底面に存在する上記高濃度不純物層あるいは
結晶配列の乱れた層を、塩素を含むガスを用いた
反応性イオンエツチングにより他の単結晶半導体
部分に対し選択的に除去する工程と、該工程によ
り形成された空隙を減圧CVD法を用いて堆積し
た絶縁物で埋める工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280082A JPS58121642A (ja) | 1982-01-13 | 1982-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280082A JPS58121642A (ja) | 1982-01-13 | 1982-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121642A JPS58121642A (ja) | 1983-07-20 |
| JPS6325707B2 true JPS6325707B2 (ja) | 1988-05-26 |
Family
ID=11539443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP280082A Granted JPS58121642A (ja) | 1982-01-13 | 1982-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121642A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPH0671694B2 (ja) * | 1985-10-17 | 1994-09-14 | 坂東機工株式会社 | ガラス板の研削機械 |
| NL8800847A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur. |
| US5227658A (en) * | 1991-10-23 | 1993-07-13 | International Business Machines Corporation | Buried air dielectric isolation of silicon islands |
| JP2007180570A (ja) * | 2007-02-14 | 2007-07-12 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1982
- 1982-01-13 JP JP280082A patent/JPS58121642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121642A (ja) | 1983-07-20 |
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