JPS6085539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6085539A JPS6085539A JP19262183A JP19262183A JPS6085539A JP S6085539 A JPS6085539 A JP S6085539A JP 19262183 A JP19262183 A JP 19262183A JP 19262183 A JP19262183 A JP 19262183A JP S6085539 A JPS6085539 A JP S6085539A
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- oxide film
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- circumference
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
-
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- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に係わり、特に半導体基
板上の各素子間を分離する素子分離法の改良に関する。
板上の各素子間を分離する素子分離法の改良に関する。
シリコン半導体基板によって製造される半導体装置、特
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無クシ、かつ寄生容量を小さくするために、
素子間の新開フィールド領域（素子分離領域）に厚い酸
化膜を形成することが行なわれている。従来、酸化膜を
用いる素子分離法の１つとして、フィールド領域のシリ
コン基板を一部エッチングして溝部を形成し、この溝部
にＣＶＤ技術を用いてフィールド酸化膜を埋め込む方法
がある。この素子分離法は、素子分離後の基板表面が略
平坦になり、しかも素子分離領域の寸法が精度良（形成
される溝の寸法で決定されるため、高集積化された半導
体装置を製造する上で非常に有益的な技術である。
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無クシ、かつ寄生容量を小さくするために、
素子間の新開フィールド領域（素子分離領域）に厚い酸
化膜を形成することが行なわれている。従来、酸化膜を
用いる素子分離法の１つとして、フィールド領域のシリ
コン基板を一部エッチングして溝部を形成し、この溝部
にＣＶＤ技術を用いてフィールド酸化膜を埋め込む方法
がある。この素子分離法は、素子分離後の基板表面が略
平坦になり、しかも素子分離領域の寸法が精度良（形成
される溝の寸法で決定されるため、高集積化された半導
体装置を製造する上で非常に有益的な技術である。
従来の素子分離法を第１図ｆａｔ〜ｔｅｌを参照して簡
単ｌこ説明する。まず、第１図（ａ）に示す如く比抵抗
５〜５０〔Ωｃｍ−’ ）程度のｐ型（１００）シリコ
ン基基１１を用意し、この基板１１の素子形成領域上に
マスク材１２を形成する。次いで、同図（ｂｌに示す如
くマスク材１２をマスクとしてシリコン基板１１を異方
性エツチングし、例えば深さ０．６〔μｍ〕程度の溝部
１３を形成する。その後、同図（Ｃ１に示す如（シリコ
ン基板１１表面に基板１１と同導型の不純物１４をイオ
ン注入する。続いて。
単ｌこ説明する。まず、第１図（ａ）に示す如く比抵抗
５〜５０〔Ωｃｍ−’ ）程度のｐ型（１００）シリコ
ン基基１１を用意し、この基板１１の素子形成領域上に
マスク材１２を形成する。次いで、同図（ｂｌに示す如
くマスク材１２をマスクとしてシリコン基板１１を異方
性エツチングし、例えば深さ０．６〔μｍ〕程度の溝部
１３を形成する。その後、同図（Ｃ１に示す如（シリコ
ン基板１１表面に基板１１と同導型の不純物１４をイオ
ン注入する。続いて。
同図（ｄ）に示す如く溝部１３に絶縁膜１５を埋め込み
、その表面を平坦化をする。
、その表面を平坦化をする。
しかしながら、この種の従来方法にあっては、次のよう
な問題があった。つまり素子形成領域のシリコン表面と
素子分離領域の絶縁膜表面は、必ずしも一致せず、同図
（ｄ）に示す如く素子形成領域周辺のコーナ部１６が絶
縁膜表面より出てしまう。
な問題があった。つまり素子形成領域のシリコン表面と
素子分離領域の絶縁膜表面は、必ずしも一致せず、同図
（ｄ）に示す如く素子形成領域周辺のコーナ部１６が絶
縁膜表面より出てしまう。
その後同図（ｅ）に示す如く、ゲート酸化膜１７および
ゲート電極１８を形成しこれ後１周知の方法でＭＯＳト
ランジスタを作成するとゲート電極１８に電圧を加えた
場合、上記コーナ部１６において電界が集中し、ゲート
酸化膜を通してのリーク電流が増加し、記憶電荷の減少
や開催電圧の変動など素子特性の劣化をもたらす。
ゲート電極１８を形成しこれ後１周知の方法でＭＯＳト
ランジスタを作成するとゲート電極１８に電圧を加えた
場合、上記コーナ部１６において電界が集中し、ゲート
酸化膜を通してのリーク電流が増加し、記憶電荷の減少
や開催電圧の変動など素子特性の劣化をもたらす。
〔艶明の目的〕
本発明の目的は、素子形成領域周辺のコーナ一部での電
界集中によるゲートリーク電流を防止することができ、
素子特性の向上をはかり得る半導体装置の製造方法を提
供することにある。
界集中によるゲートリーク電流を防止することができ、
素子特性の向上をはかり得る半導体装置の製造方法を提
供することにある。
本発明は、素子分離領域に絶縁膜を埋め込む素子分離法
を利用して半導体装置を製造するに際し、上記素子分離
領域を形成したのち、ゲート酸化前に酸化膜の軟化点（
約９６５℃ンより高い温度で酸化することにより素子分
離絶縁膜表面より出たシリコン領域周辺のコーナ部に丸
みをもたせ、電界集中を抑え、ゲートリーク電流を低減
する方法である。
を利用して半導体装置を製造するに際し、上記素子分離
領域を形成したのち、ゲート酸化前に酸化膜の軟化点（
約９６５℃ンより高い温度で酸化することにより素子分
離絶縁膜表面より出たシリコン領域周辺のコーナ部に丸
みをもたせ、電界集中を抑え、ゲートリーク電流を低減
する方法である。
本発明によれば埋め込み絶縁膜を用いた素子分離法特有
の素子形成領域のコーナ部における畜生チャネル発生を
防止することができる。このためｏｆｆ状態でのリーク
電流等をす（シ素子特性の大幅な向上をはかり得る。
の素子形成領域のコーナ部における畜生チャネル発生を
防止することができる。このためｏｆｆ状態でのリーク
電流等をす（シ素子特性の大幅な向上をはかり得る。
第２図（ａｌ〜ｆｆ＋は本発明の一笑施例に係わるＭＯ
Ｓトランジスタ製造工程を示す断面図である。
Ｓトランジスタ製造工程を示す断面図である。
ｉｆ、ｍ ２ 図（ａ） ニ示す如（比抵抗５〜！５０
ＣＱｃｍ１）のｐ型（１００）シリコン基板（半導体基
板）３１を用意し、この基板３１上に酸化膜０．４〔μ
ｍ〕程度被煮し１通常の写真軸側工程を行う事により、
酸化膜を素子形成領域上のみに残置してマスク材３２を
形成する。
ＣＱｃｍ１）のｐ型（１００）シリコン基板（半導体基
板）３１を用意し、この基板３１上に酸化膜０．４〔μ
ｍ〕程度被煮し１通常の写真軸側工程を行う事により、
酸化膜を素子形成領域上のみに残置してマスク材３２を
形成する。
次シこ、′Ａ２図（ｂｌに示す如く同じマスク材３２を
用い、シリコン基板３１を角度θで異方性エツチングし
て溝部３３を形成する。代表的ζこは、ＫＯＨトイソプ
ロビルアルコールとの混液によるエツチングを行えば、
θは５４．７度となる。次いで、第２図（Ｃ）に示す如
（上記エツチングにより形成された溝部３４に、同じマ
スク材３２を用い、基板と同導電型の不純物をイオン注
入する。その後、第２図（ｄｌに示す如（マスク材３２
を除去し、溝部３４に酸化か（素子分離用絶縁膜）３５
を平坦に埋め込む。なお、この素子分離用絶縁膜３５は
基板３１を選択的に熱酸化して形成しても良いし、酸化
膜のリフトオフ加工及び酸化膜の平坦化技術等を用いて
ＣＶＤ Ｓｉｎ、膜で埋め込んでも良い。
用い、シリコン基板３１を角度θで異方性エツチングし
て溝部３３を形成する。代表的ζこは、ＫＯＨトイソプ
ロビルアルコールとの混液によるエツチングを行えば、
θは５４．７度となる。次いで、第２図（Ｃ）に示す如
（上記エツチングにより形成された溝部３４に、同じマ
スク材３２を用い、基板と同導電型の不純物をイオン注
入する。その後、第２図（ｄｌに示す如（マスク材３２
を除去し、溝部３４に酸化か（素子分離用絶縁膜）３５
を平坦に埋め込む。なお、この素子分離用絶縁膜３５は
基板３１を選択的に熱酸化して形成しても良いし、酸化
膜のリフトオフ加工及び酸化膜の平坦化技術等を用いて
ＣＶＤ Ｓｉｎ、膜で埋め込んでも良い。
しかし、いかなる平坦化技術を用いても、ゲート酸化前
には、必ず、Ｓｉ表面を露出する。その結果、素子形成
領域周辺においてＳｉのコーナ部３６が露出する。そこ
で次に、酸化膜の軟化点（約９６５℃）以上の温度で酸
化して、例えば１０００Ｘの酸化膜３７を形成するとコ
ーナ部３６の８ｉ−Ｓｉｎ２界面は第２図（ｅ）に示す
ように丸（する。
には、必ず、Ｓｉ表面を露出する。その結果、素子形成
領域周辺においてＳｉのコーナ部３６が露出する。そこ
で次に、酸化膜の軟化点（約９６５℃）以上の温度で酸
化して、例えば１０００Ｘの酸化膜３７を形成するとコ
ーナ部３６の８ｉ−Ｓｉｎ２界面は第２図（ｅ）に示す
ように丸（する。
前記酸化膜３７をエツチングして全て除去したのち１周
知の方法を用い、第２図（ｆ）に示す如くゲート酸化膜
３８及びゲート電極３９を形成する。
知の方法を用い、第２図（ｆ）に示す如くゲート酸化膜
３８及びゲート電極３９を形成する。
さらに、ソース、ドレイン拡散層（図示せず）を形成す
ることによりＭＯＳ）ランジスタが完成することになる
。
ることによりＭＯＳ）ランジスタが完成することになる
。
かくして１本実施例によれば、素子形成領域周辺のコー
ナ部を丸（することができ、電界集中を防止し、ゲート
リーク電流を低減することができる。
ナ部を丸（することができ、電界集中を防止し、ゲート
リーク電流を低減することができる。
なお１本発明は上述した実施例に限定されるものではな
くその要旨を逸脱しない範囲で１種々の変化して実施で
きる。例えば、シリコンの溝部のエツチングは、フレオ
ンＣＦ、系のガスを用いたドライエツチング法を用いて
もよい。また、第４図で示した酸化の雰囲気は乾燥酸素
に限らず湿潤酸素でもよい。要は、Ｓｉのコーナ部が丸
（なる条件であればよい。
くその要旨を逸脱しない範囲で１種々の変化して実施で
きる。例えば、シリコンの溝部のエツチングは、フレオ
ンＣＦ、系のガスを用いたドライエツチング法を用いて
もよい。また、第４図で示した酸化の雰囲気は乾燥酸素
に限らず湿潤酸素でもよい。要は、Ｓｉのコーナ部が丸
（なる条件であればよい。
第１図（ａｌ〜（ｅｌは従来の絶縁膜の埋め込みを利用
した素子分離法を説明するための工程断面図、第２図（
ａ）〜（ｆｌは本発明の一実施例に係わる］ＶｉＯ８ｌ
−ランジスタ製造工程を示す断面図である。 ３１・・・シリコン基板（半導体基板）、３２・・・マ
スク材（シリコン酸化膜）、３３・・・溝部、３４・・
・不純物（ボロン）、３５・・・酸化膜（素子分離用絶
縁膜ン、３６・・・コーナ部、３７・・・酸化膜、３８
・・・ゲート酸化膜、３９・・・ゲート電極。 代理人弁理士 則 近 憲 佑（ほか１名〕第 Ｕ 図 第 ２・図
した素子分離法を説明するための工程断面図、第２図（
ａ）〜（ｆｌは本発明の一実施例に係わる］ＶｉＯ８ｌ
−ランジスタ製造工程を示す断面図である。 ３１・・・シリコン基板（半導体基板）、３２・・・マ
スク材（シリコン酸化膜）、３３・・・溝部、３４・・
・不純物（ボロン）、３５・・・酸化膜（素子分離用絶
縁膜ン、３６・・・コーナ部、３７・・・酸化膜、３８
・・・ゲート酸化膜、３９・・・ゲート電極。 代理人弁理士 則 近 憲 佑（ほか１名〕第 Ｕ 図 第 ２・図
Claims (1)
- 半導体基板の素子形成領域上にマスク材を形成する工程
と、上記マスク材を用い素子分離領域をエツチングして
溝部を形成する工程と、次いで上記：背部に絶縁膜を埋
め込む工程と、酸化膜の軟化点より高い温度で酸化膜を
形成し更に形成された酸化膜をエツチング除去する工程
と、しかるのち前記素子形成領域上に所望の素子を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19262183A JPS6085539A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19262183A JPS6085539A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085539A true JPS6085539A (ja) | 1985-05-15 |
Family
ID=16294300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19262183A Pending JPS6085539A (ja) | 1983-10-17 | 1983-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085539A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019661A (ja) * | 2004-07-05 | 2006-01-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7439183B2 (en) | 2004-08-27 | 2008-10-21 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device, and a semiconductor substrate |
-
1983
- 1983-10-17 JP JP19262183A patent/JPS6085539A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019661A (ja) * | 2004-07-05 | 2006-01-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7439183B2 (en) | 2004-08-27 | 2008-10-21 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device, and a semiconductor substrate |
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