JPH02280356A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02280356A JPH02280356A JP10284589A JP10284589A JPH02280356A JP H02280356 A JPH02280356 A JP H02280356A JP 10284589 A JP10284589 A JP 10284589A JP 10284589 A JP10284589 A JP 10284589A JP H02280356 A JPH02280356 A JP H02280356A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高融点金属あるいはシリサイドを電極や配線と
して有している半導体装置に関するものである。
して有している半導体装置に関するものである。
従来の技術
超ＬＳＩ時代に入り、素子寸法はサブミクロンが達成さ
れるに至っているが、高ｊｉ積のみならず、高速化も重
要な要素となってきている。このため、中に素子寸法を
小さくするだけでなく、抵抗値の低い高融点金属やシリ
サイドを電極および配線に採用し、高速化を達成してい
る。高融点金属やシリサイドは通常多結晶シリコンの代
わりに用いられており、例としてＭＯ８型トランジスタ
のゲート電極に用いる場合、第２図に示すように高融点
金属またはシリサイド４と多結晶シリコン３との２層構
造が一般的である。これは高融点金属またはシリサイド
４に含まれる金属が半導体基板１や二酸化珪素Ｗｉ２に
拡散し、欠陥やこれに起因する微小リークが発生するの
を防止するためで、下層に多結晶シリコン３を配置した
形となっている。
れるに至っているが、高ｊｉ積のみならず、高速化も重
要な要素となってきている。このため、中に素子寸法を
小さくするだけでなく、抵抗値の低い高融点金属やシリ
サイドを電極および配線に採用し、高速化を達成してい
る。高融点金属やシリサイドは通常多結晶シリコンの代
わりに用いられており、例としてＭＯ８型トランジスタ
のゲート電極に用いる場合、第２図に示すように高融点
金属またはシリサイド４と多結晶シリコン３との２層構
造が一般的である。これは高融点金属またはシリサイド
４に含まれる金属が半導体基板１や二酸化珪素Ｗｉ２に
拡散し、欠陥やこれに起因する微小リークが発生するの
を防止するためで、下層に多結晶シリコン３を配置した
形となっている。
２層構造である点を除いて、プロセスは多結晶シリコン
の場合とほぼ同様で、パターン形成後、ソース・ドレイ
ン領域６を形成し、さらに絶縁膜の形成を行う。
の場合とほぼ同様で、パターン形成後、ソース・ドレイ
ン領域６を形成し、さらに絶縁膜の形成を行う。
発明が解決しようとする課題
上記構成において、シリサイドを例にとって説明する。
シリサイドを用いたプロセスは多結晶シリコンのプロセ
スとは実際に異なる点が生じる場合がある。シリサイド
の持つ問題点として、高温での異常な酸化がある。シリ
サイドは５００℃以上の熱処理を行うと直径０．１〜０
．２μｍの粒子の集合体となるが、この状態で表面が露
出したまま再び熱処理を行うと、成分であるタングステ
ンなどが酸化物を形成し、結果として異常酸化を引き起
こす。またシリサイドの酸化により段差部での被覆性が
悪くなり、酸化雰囲気でシリサイドの断線も発生する場
合がある。さらには高温熱処理で含まれる金属が半導体
基板中に拡散し、微小リークなどの問題を発生する可能
性も大きい。これらの問題を解決するために、熱処理を
省略したり、段差を緩和して被覆性を良くするなどの手
段が必要であり、プロセス設計上制約も多くなる。
スとは実際に異なる点が生じる場合がある。シリサイド
の持つ問題点として、高温での異常な酸化がある。シリ
サイドは５００℃以上の熱処理を行うと直径０．１〜０
．２μｍの粒子の集合体となるが、この状態で表面が露
出したまま再び熱処理を行うと、成分であるタングステ
ンなどが酸化物を形成し、結果として異常酸化を引き起
こす。またシリサイドの酸化により段差部での被覆性が
悪くなり、酸化雰囲気でシリサイドの断線も発生する場
合がある。さらには高温熱処理で含まれる金属が半導体
基板中に拡散し、微小リークなどの問題を発生する可能
性も大きい。これらの問題を解決するために、熱処理を
省略したり、段差を緩和して被覆性を良くするなどの手
段が必要であり、プロセス設計上制約も多くなる。
第３図（ａＨｂ）はシリサイドの異常酸化物４ａの発生
や、二酸化珪素膜２の段差部２ａでのシリサイド４の断
１１４ｂが発生した状態を示している。
や、二酸化珪素膜２の段差部２ａでのシリサイド４の断
１１４ｂが発生した状態を示している。
本発明は上記問題を解決するもので、異常酸化もなく被
覆性の良い半導体装置を提供することを目的とするもの
である。
覆性の良い半導体装置を提供することを目的とするもの
である。
課題を解決するための手段
上記問題を解決するために、本発明は、シリサイドの電
極あるいは配線のパターニング後に、この電極あるいは
配線をシリコン窒化膜で被覆したものである。
極あるいは配線のパターニング後に、この電極あるいは
配線をシリコン窒化膜で被覆したものである。
作用
上記構成により、シリコン窒化膜が酸素の透過を防止す
るため、シリサイドの異常酸化や酸化による段差部での
ＦＩｉＰＩＡを防止し、また、金属の飛散を防止し、微
小リークなどの問題を解決することができる。
るため、シリサイドの異常酸化や酸化による段差部での
ＦＩｉＰＩＡを防止し、また、金属の飛散を防止し、微
小リークなどの問題を解決することができる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例の半導体装置の製造工程を示
すフロー図である。第１図（ａ）に示すように、半導体
基板１の上に二酸化珪素１ｔｉ２を２５０人の厚さで、
さらにその上に多結晶シリコンｖ８３を２０００Ａの厚
さで、またタングステンシリサイドＷｊ！４を２５００
人の厚さでそれぞれ成長させる。
すフロー図である。第１図（ａ）に示すように、半導体
基板１の上に二酸化珪素１ｔｉ２を２５０人の厚さで、
さらにその上に多結晶シリコンｖ８３を２０００Ａの厚
さで、またタングステンシリサイドＷｊ！４を２５００
人の厚さでそれぞれ成長させる。
次に第１図（ｂ）に示すように、選択的にフォトプロセ
スによりレジストパターンを形成し、タングステンシリ
サイド［４および多結晶シリコン悦３をドライエツチン
グすることにより、電極あるいは配線のパターンを形成
する。
スによりレジストパターンを形成し、タングステンシリ
サイド［４および多結晶シリコン悦３をドライエツチン
グすることにより、電極あるいは配線のパターンを形成
する。
そして第１図（Ｃ）に示すように、減圧ＣＶＤ方式によ
りシリコン窒化膜５を１００人の厚さで成長させ、前記
電極あるいは配線を被覆する。
りシリコン窒化膜５を１００人の厚さで成長させ、前記
電極あるいは配線を被覆する。
その後、電極の場合は、第１図（ｄ）のように、ソース
・ドレイン領域６をイオン注入により形成し、さらに上
層の配線との層間絶縁膜７をＣＶＤ法により成長させる
。また、配線の場合はシリコン窒化膜５の成長後、引き
続いてその上に層開維［！！７を形成する。
・ドレイン領域６をイオン注入により形成し、さらに上
層の配線との層間絶縁膜７をＣＶＤ法により成長させる
。また、配線の場合はシリコン窒化膜５の成長後、引き
続いてその上に層開維［！！７を形成する。
以上のプロセスを進める中で、第１図（ｄ）に示したソ
ース・ドレイン領１１１６のイオン注入後、注入不純物
（砒素、ホウ素など）を活性化するため、８５Ｇ’Ｃｊ
Ｘ上の高温熱処理が必要である。また第１図（ｄ）に示
した層間絶縁ＷＡ７は、その上層にアルミニウム等の配
線を形成するために平坦化を行う必要がある。この平坦
化は一般に層間絶縁膜に燐または燐と硼素を含む二酸化
珪素膜を用いて、９００℃以上の高温の酸化雰囲気で処
理することにより行っている。このような熱処理を行っ
た場合、従来ではシリサイドが酸化され、第３図（ａ）
に示した異常な酸化や、第３図（ｂ）に示した段差部で
のシリサイドの断線が発生する場合があった。
ース・ドレイン領１１１６のイオン注入後、注入不純物
（砒素、ホウ素など）を活性化するため、８５Ｇ’Ｃｊ
Ｘ上の高温熱処理が必要である。また第１図（ｄ）に示
した層間絶縁ＷＡ７は、その上層にアルミニウム等の配
線を形成するために平坦化を行う必要がある。この平坦
化は一般に層間絶縁膜に燐または燐と硼素を含む二酸化
珪素膜を用いて、９００℃以上の高温の酸化雰囲気で処
理することにより行っている。このような熱処理を行っ
た場合、従来ではシリサイドが酸化され、第３図（ａ）
に示した異常な酸化や、第３図（ｂ）に示した段差部で
のシリサイドの断線が発生する場合があった。
しかし、本実施例で示した方式によると、シリコン窒化
膜は酸木の浸入を防止するため、高温熱処理を行っても
、第１図（ｂ）に示したパターン形状を維持することが
でき、従来例での問題は発生しない。
膜は酸木の浸入を防止するため、高温熱処理を行っても
、第１図（ｂ）に示したパターン形状を維持することが
でき、従来例での問題は発生しない。
発明の効果
以上のように、本発明によれば、高融点金属あるいはシ
リサイドを電極や配線に用いても、異常酸化や段差部で
の酸化による断線、さらには金属イオンの拡散による微
小リークなどの問題を解決することができる。
リサイドを電極や配線に用いても、異常酸化や段差部で
の酸化による断線、さらには金属イオンの拡散による微
小リークなどの問題を解決することができる。
第１図は本発明の一実施例の半導体装置の製造工程を示
すフロー図、第２図は従来のシリサイドを用いた電極の
一般的な所面図、第３図（ａＨｂ）はシリサイドの異常
な酸化が発生した状態および段差部で断線が発生した状
態を示す所面図である。 １・・・半導体基板、２・・・二酸化珪素膜、３・・・
多結晶シリコン、４・・・シリサイド、５・・・シリコ
ン窒化膜、６・・・ソース・ドレイン領域、７・・・層
間絶縁膜。 代理人 森 本 義 弘 第 ！ 図 ３−多（ユ詣ン９コン ４ シリ１ド（あさ・用胃練怠誉鳥）Ｓ、シブコン聾
ａｅ、８灸 □−モヨヨ文。 □□−−コ １−、 ソース・ドレイン魅
すフロー図、第２図は従来のシリサイドを用いた電極の
一般的な所面図、第３図（ａＨｂ）はシリサイドの異常
な酸化が発生した状態および段差部で断線が発生した状
態を示す所面図である。 １・・・半導体基板、２・・・二酸化珪素膜、３・・・
多結晶シリコン、４・・・シリサイド、５・・・シリコ
ン窒化膜、６・・・ソース・ドレイン領域、７・・・層
間絶縁膜。 代理人 森 本 義 弘 第 ！ 図 ３−多（ユ詣ン９コン ４ シリ１ド（あさ・用胃練怠誉鳥）Ｓ、シブコン聾
ａｅ、８灸 □−モヨヨ文。 □□−−コ １−、 ソース・ドレイン魅
Claims (1)
- １、半導体基板上に形成された高融点金属あるいはシリ
サイドからなる電極または配線に対して、上記電極また
は配線に接して被覆するシリコン窒化膜を設けた半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10284589A JPH02280356A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10284589A JPH02280356A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280356A true JPH02280356A (ja) | 1990-11-16 |
Family
ID=14338295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10284589A Pending JPH02280356A (ja) | 1989-04-20 | 1989-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
-
1989
- 1989-04-20 JP JP10284589A patent/JPH02280356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
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