JP3058093B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、化合物半導体を
用いた電界効果トランジスタ、特に、通信用機器やコン
ピュータなどに用いられる高速化合物半導体ＩＣ用の電
界効果トランジスタの製造方法に関するものである。
用いた電界効果トランジスタ、特に、通信用機器やコン
ピュータなどに用いられる高速化合物半導体ＩＣ用の電
界効果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓなどの化合物半導体を用
いた電界効果トランジスタ（以下ＦＥＴと呼ぶ）の製造
工程では、ゲート・ソースおよびゲート・ドレイン間の
寄生ソース・ドレイン抵抗を低減し、かつゲート・ソー
スおよびゲート・ドレイン間の耐圧を大きくするため、
高融点金属ゲートを用いたＬＤＤ(Lightly Doped Drai
n)高融点金属ゲートセルフアライメントプロセスが広く
用いられている。
いた電界効果トランジスタ（以下ＦＥＴと呼ぶ）の製造
工程では、ゲート・ソースおよびゲート・ドレイン間の
寄生ソース・ドレイン抵抗を低減し、かつゲート・ソー
スおよびゲート・ドレイン間の耐圧を大きくするため、
高融点金属ゲートを用いたＬＤＤ(Lightly Doped Drai
n)高融点金属ゲートセルフアライメントプロセスが広く
用いられている。
【０００３】以下、その製造方法について図２を参照し
ながら説明する。まず、図２（ａ）に示すように、半絶
縁性ＧａＡｓ基板１１上にフォトレジストを塗布し、フ
ォトリソグラフィー工程を使用した選択イオン注入を行
い、チャネル層（ｎ層１２）を形成する。次に、ｎ層１
２上に高融点金属膜を堆積した後、フォトリソグラフィ
ー工程を使用してＡｌなどからなるエッチングマスクを
形成する。次に、図２（ｂ）に示すように、ドライエッ
チングにより高融点金属ゲート電極１４をｎ層１２上に
形成する。
ながら説明する。まず、図２（ａ）に示すように、半絶
縁性ＧａＡｓ基板１１上にフォトレジストを塗布し、フ
ォトリソグラフィー工程を使用した選択イオン注入を行
い、チャネル層（ｎ層１２）を形成する。次に、ｎ層１
２上に高融点金属膜を堆積した後、フォトリソグラフィ
ー工程を使用してＡｌなどからなるエッチングマスクを
形成する。次に、図２（ｂ）に示すように、ドライエッ
チングにより高融点金属ゲート電極１４をｎ層１２上に
形成する。
【０００４】次に、図２（ｃ）に示すように、フォトレ
ジストを塗布し、フォトリソグラフィー工程を使用した
選択イオン注入を行い、ｎ層１２に比べて注入量および
注入深さが大きいｎ’層１５を形成する。この時、高融
点金属ゲート電極１４は、イオン注入に対するマスクの
役割も兼ねており、ｎ層１２およびｎ’層１５の位置が
自己整合的に形成される。
ジストを塗布し、フォトリソグラフィー工程を使用した
選択イオン注入を行い、ｎ層１２に比べて注入量および
注入深さが大きいｎ’層１５を形成する。この時、高融
点金属ゲート電極１４は、イオン注入に対するマスクの
役割も兼ねており、ｎ層１２およびｎ’層１５の位置が
自己整合的に形成される。
【０００５】次に、図２（ｄ）に示すように、ＳｉＯ2
などの絶縁膜（スルー膜１６）を堆積した後、図２
（ｅ）に示すように、フォトレジストを塗布し、フォト
リソグラフィー工程を使用した選択イオン注入を行い、
ＦＥＴのソース・ドレイン領域（ｎ+層１７）を形成す
る。この時、高融点金属ゲート電極１４は、イオン注入
に対するマスクの役割も兼ねており、ｎ’層１５および
ｎ+層１７の位置が自己整合的に形成される。次に、図
２（ｆ）に示すように、ＳｉＯ2などの絶縁膜（保護膜
１８）を堆積し、その膜を保護膜としてアニール工程を
行い、注入イオンを活性化しＦＥＴの活性層を形成す
る。次に、図２（ｇ）に示すように、ｎ+層１７上にソ
ース・ドレイン電極２０を形成する。
などの絶縁膜（スルー膜１６）を堆積した後、図２
（ｅ）に示すように、フォトレジストを塗布し、フォト
リソグラフィー工程を使用した選択イオン注入を行い、
ＦＥＴのソース・ドレイン領域（ｎ+層１７）を形成す
る。この時、高融点金属ゲート電極１４は、イオン注入
に対するマスクの役割も兼ねており、ｎ’層１５および
ｎ+層１７の位置が自己整合的に形成される。次に、図
２（ｆ）に示すように、ＳｉＯ2などの絶縁膜（保護膜
１８）を堆積し、その膜を保護膜としてアニール工程を
行い、注入イオンを活性化しＦＥＴの活性層を形成す
る。次に、図２（ｇ）に示すように、ｎ+層１７上にソ
ース・ドレイン電極２０を形成する。
【０００６】ＦＥＴをより高周波で動作させるために
は、ゲート長を短縮して活性層の電子が走行する距離を
短くするとともに、ゲート抵抗を低減し、入力信号の入
力抵抗を低減することが必要である。しかし、高融点金
属は一般に抵抗が高いため、こうして作製したＦＥＴは
ゲート抵抗が高く、高周波動作に適していない。ＦＥＴ
を高周波動作させるためには、ゲート長を短縮すると共
に、高融点ゲート金属上に金などの低抵抗金属層を形成
し、ゲート抵抗を低減することが必要である。
は、ゲート長を短縮して活性層の電子が走行する距離を
短くするとともに、ゲート抵抗を低減し、入力信号の入
力抵抗を低減することが必要である。しかし、高融点金
属は一般に抵抗が高いため、こうして作製したＦＥＴは
ゲート抵抗が高く、高周波動作に適していない。ＦＥＴ
を高周波動作させるためには、ゲート長を短縮すると共
に、高融点ゲート金属上に金などの低抵抗金属層を形成
し、ゲート抵抗を低減することが必要である。
【０００７】そこで、ゲート長が０．５μｍ以下のよう
な微細なゲート上に低抵抗金属層を形成する方法とし
て、エッチバック法を用いた方法が用いられる。以下、
その製造方法について図３を参照しながら説明する。
な微細なゲート上に低抵抗金属層を形成する方法とし
て、エッチバック法を用いた方法が用いられる。以下、
その製造方法について図３を参照しながら説明する。
【０００８】まず、半絶縁性ＧａＡｓ基板１１上に、従
来のＬＤＤ高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図３（ａ）に示すように、保
護膜１８との膜厚の合計がゲート電極１４と同じ膜厚に
なるように、絶縁膜を堆積する。以下、保護膜１８と合
わせて第１の絶縁膜１９と呼ぶ。
来のＬＤＤ高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図３（ａ）に示すように、保
護膜１８との膜厚の合計がゲート電極１４と同じ膜厚に
なるように、絶縁膜を堆積する。以下、保護膜１８と合
わせて第１の絶縁膜１９と呼ぶ。
【０００９】次に、図３（ｂ）に示すように、平坦化用
レジスト２２を塗布した後加熱し、図３（ｃ）に示すよ
うに、平坦化用レジスト２２の表面を平坦にする。次
に、図３（ｄ）に示すように、平坦化用レジスト２２と
ゲート電極１４上の第１の絶縁膜１９のエッチング速度
が等しくなるような条件でドライエッチング（以下エッ
チバックと呼ぶ）を行い、ゲート電極１４と第１の絶縁
膜１９の表面が平坦な状態でゲート電極１４上を露出さ
せる。
レジスト２２を塗布した後加熱し、図３（ｃ）に示すよ
うに、平坦化用レジスト２２の表面を平坦にする。次
に、図３（ｄ）に示すように、平坦化用レジスト２２と
ゲート電極１４上の第１の絶縁膜１９のエッチング速度
が等しくなるような条件でドライエッチング（以下エッ
チバックと呼ぶ）を行い、ゲート電極１４と第１の絶縁
膜１９の表面が平坦な状態でゲート電極１４上を露出さ
せる。
【００１０】次に、図３（ｅ）に示すように、ｎ+層１
７上の第１の絶縁膜１９にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極２０を形成する。最後に、図３
（ｆ）に示すように、ゲート電極１４およびソース・ド
レイン電極２０上に金などの低抵抗金属層２４を形成す
る。
７上の第１の絶縁膜１９にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極２０を形成する。最後に、図３
（ｆ）に示すように、ゲート電極１４およびソース・ド
レイン電極２０上に金などの低抵抗金属層２４を形成す
る。
【００１１】この製造方法によると、微細なゲート電極
上に低抵抗金属層を形成することができる。
上に低抵抗金属層を形成することができる。
【００１２】
【発明が解決しようとする課題】しかし、この製造方法
では図３（ｅ）に示すように、低抵抗金属層２４を形成
する際に、ソース・ドレイン電極２０の周囲にスリット
２５が存在するため、ソース・ドレイン電極２０から引
き出される部分（ソース・ドレイン電極引き出し部２
６）で低抵抗金属層２４に亀裂２７が生じる恐れがあ
る。
では図３（ｅ）に示すように、低抵抗金属層２４を形成
する際に、ソース・ドレイン電極２０の周囲にスリット
２５が存在するため、ソース・ドレイン電極２０から引
き出される部分（ソース・ドレイン電極引き出し部２
６）で低抵抗金属層２４に亀裂２７が生じる恐れがあ
る。
【００１３】そこで、低抵抗金属層２４を形成する際
に、ソース・ドレイン電極２０の周囲にスリット２５が
存在しないようにするため、以下に示す方法が用いられ
る。以下、その製造方法について図４を参照しながら説
明する。
に、ソース・ドレイン電極２０の周囲にスリット２５が
存在しないようにするため、以下に示す方法が用いられ
る。以下、その製造方法について図４を参照しながら説
明する。
【００１４】まず、半絶縁性ＧａＡｓ基板１１上に、従
来のＬＤＤ高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図４（ａ）に示すように、ｎ
+層１７上の保護膜１８にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極２０を形成する。次に、図４（ｂ）
に示すように、絶縁膜を堆積する。以下、保護膜１８と
合わせて第１の絶縁膜１９と呼ぶ。この際、保護膜１８
と絶縁膜の膜厚の合計（すなわち第１の絶縁膜１９の膜
厚）がゲート電極１４と同じ膜厚になるように、第１の
絶縁膜１９を形成する。次に、図４（ｃ）に示すよう
に、平坦化用レジスト２２を塗布した後加熱し、図４
（ｄ）に示すように、平坦化用レジスト２２の表面を平
坦にする。次に、図４（ｅ）に示すように、平坦化用レ
ジスト２２とゲート電極１４上の第１の絶縁膜１９のエ
ッチング速度が等しくなるような条件でエッチバックを
行い、ゲート電極１４と第１の絶縁膜１９の表面が平坦
な状態でゲート電極１４上を露出させる。次に、図４
（ｆ）に示すように、ソース・ドレイン電極２０上の第
１の絶縁膜１９にフォトリソグラフィを用いて選択的に
開口部２３を形成した後、最後に、図４（ｇ）に示すよ
うに、ゲート電極１４およびソース・ドレイン電極２０
上に金などの低抵抗金属層２４を形成する。
来のＬＤＤ高融点金属ゲートセルフアライメントプロセ
スを用いて、ゲート電極形成工程、イオン注入工程、ア
ニール工程を行う。次に、図４（ａ）に示すように、ｎ
+層１７上の保護膜１８にフォトリソグラフィを用いて
選択的に開口部を形成し、蒸着、リフトオフ法によりソ
ース・ドレイン電極２０を形成する。次に、図４（ｂ）
に示すように、絶縁膜を堆積する。以下、保護膜１８と
合わせて第１の絶縁膜１９と呼ぶ。この際、保護膜１８
と絶縁膜の膜厚の合計（すなわち第１の絶縁膜１９の膜
厚）がゲート電極１４と同じ膜厚になるように、第１の
絶縁膜１９を形成する。次に、図４（ｃ）に示すよう
に、平坦化用レジスト２２を塗布した後加熱し、図４
（ｄ）に示すように、平坦化用レジスト２２の表面を平
坦にする。次に、図４（ｅ）に示すように、平坦化用レ
ジスト２２とゲート電極１４上の第１の絶縁膜１９のエ
ッチング速度が等しくなるような条件でエッチバックを
行い、ゲート電極１４と第１の絶縁膜１９の表面が平坦
な状態でゲート電極１４上を露出させる。次に、図４
（ｆ）に示すように、ソース・ドレイン電極２０上の第
１の絶縁膜１９にフォトリソグラフィを用いて選択的に
開口部２３を形成した後、最後に、図４（ｇ）に示すよ
うに、ゲート電極１４およびソース・ドレイン電極２０
上に金などの低抵抗金属層２４を形成する。
【００１５】この製造方法によると、低抵抗金属層２４
を形成する工程において、ソース・ドレイン電極２０の
周囲にスリットが存在しないため、ソース・ドレイン電
極引き出し部２６で低抵抗金属層２４に亀裂が生じるこ
となく、微細なゲート電極上に低抵抗金属層を形成する
ことができる。
を形成する工程において、ソース・ドレイン電極２０の
周囲にスリットが存在しないため、ソース・ドレイン電
極引き出し部２６で低抵抗金属層２４に亀裂が生じるこ
となく、微細なゲート電極上に低抵抗金属層を形成する
ことができる。
【００１６】しかし、この製造方法では、平坦化用レジ
スト２２を塗布する工程において、図４（ｃ）に示すよ
うに、ゲート電極１４上だけでなくソース・ドレイン電
極２０上にも段差部が存在するため段差部のパターン幅
が大きくなっており、平坦化用レジスト２２を加熱した
際に、図５に示すように、ゲート電極１４およびソース
・ドレイン電極２０上の平坦化用レジスト２２がはがれ
て空隙（平坦化用レジスト空隙部２８）が生じて、エッ
チバックした際にゲート電極１４およびソース・ドレイ
ン電極２０の周囲の活性層にダメージが生じるという問
題点がある。
スト２２を塗布する工程において、図４（ｃ）に示すよ
うに、ゲート電極１４上だけでなくソース・ドレイン電
極２０上にも段差部が存在するため段差部のパターン幅
が大きくなっており、平坦化用レジスト２２を加熱した
際に、図５に示すように、ゲート電極１４およびソース
・ドレイン電極２０上の平坦化用レジスト２２がはがれ
て空隙（平坦化用レジスト空隙部２８）が生じて、エッ
チバックした際にゲート電極１４およびソース・ドレイ
ン電極２０の周囲の活性層にダメージが生じるという問
題点がある。
【００１７】本発明は前記の点に鑑みてなされたもので
あり、その目的は、平坦化工程において、平坦化用フォ
トレジスト形成およびソース・ドレイン電極上の低抵抗
金属層形成を再現性良く安定に行い、ゲート抵抗が低く
かつ再現性の良いＦＥＴおよびその製造方法を提供する
ことにある。
あり、その目的は、平坦化工程において、平坦化用フォ
トレジスト形成およびソース・ドレイン電極上の低抵抗
金属層形成を再現性良く安定に行い、ゲート抵抗が低く
かつ再現性の良いＦＥＴおよびその製造方法を提供する
ことにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１、２および３に記載される電界効果トラ
ンジスタの製造方法に関する手段を講じている。
めに、請求項１、２および３に記載される電界効果トラ
ンジスタの製造方法に関する手段を講じている。
【００１９】請求項１の発明が講じた手段は、基板上に
ゲート電極を形成する第１の工程と、前記ゲート電極を
含む前記基板上に第１の絶縁膜を形成する第２の工程
と、前記第１の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第３の工程と、前
記基板上に第２の絶縁膜を形成する第４の工程と、前記
基板上にレジストを塗布する第５の工程と、前記レジス
ト、前記第２の絶縁膜及び前記第１の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第６の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第７の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第８の工程とを
備え、かつ前記第１の絶縁膜と前記ソース・ドレイン電
極の膜厚の差が１５０ｎｍ以内であることを特徴とする
方法である。
ゲート電極を形成する第１の工程と、前記ゲート電極を
含む前記基板上に第１の絶縁膜を形成する第２の工程
と、前記第１の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第３の工程と、前
記基板上に第２の絶縁膜を形成する第４の工程と、前記
基板上にレジストを塗布する第５の工程と、前記レジス
ト、前記第２の絶縁膜及び前記第１の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第６の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第７の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第８の工程とを
備え、かつ前記第１の絶縁膜と前記ソース・ドレイン電
極の膜厚の差が１５０ｎｍ以内であることを特徴とする
方法である。
【００２０】
【００２１】請求項２の発明が講じた手段は、請求項１
の発明において、前記第１の絶縁膜及び前記第２の絶縁
膜の膜厚の合計と前記ゲート電極の膜厚の差が１００ｎ
ｍ以内であることを付加した方法である。
の発明において、前記第１の絶縁膜及び前記第２の絶縁
膜の膜厚の合計と前記ゲート電極の膜厚の差が１００ｎ
ｍ以内であることを付加した方法である。
【００２２】
【００２３】請求項３の発明が講じた手段は、基板上に
ゲート電極を形成する第１の工程と、前記ゲート電極を
含む前記基板上に第１の絶縁膜を形成する第２の工程
と、前記第１の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第３の工程と、前
記基板上に第２の絶縁膜を形成する第４の工程と、前記
基板上にレジストを塗布する第５の工程と、前記レジス
ト、前記第２の絶縁膜及び前記第１の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第６の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第７の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第８の工程とを
備え、かつ前記基板上にレジストを塗布する第５の工程
において前記ソース・ドレイン電極上の前記第２の絶縁
膜が平坦になるように、前記第１の絶縁膜及び前記ソー
ス・ドレイン電極を形成することを特徴とする方法であ
る。
ゲート電極を形成する第１の工程と、前記ゲート電極を
含む前記基板上に第１の絶縁膜を形成する第２の工程
と、前記第１の絶縁膜に選択的に開口部を設け前記基板
上にソース・ドレイン電極を形成する第３の工程と、前
記基板上に第２の絶縁膜を形成する第４の工程と、前記
基板上にレジストを塗布する第５の工程と、前記レジス
ト、前記第２の絶縁膜及び前記第１の絶縁膜をエッチン
グして前記ゲート電極表面を露出させる第６の工程と、
前記ソース・ドレイン電極上の絶縁膜に選択的に開口部
を設ける第７の工程と、前記ゲート電極および前記ソー
ス・ドレイン電極上に金属層を形成する第８の工程とを
備え、かつ前記基板上にレジストを塗布する第５の工程
において前記ソース・ドレイン電極上の前記第２の絶縁
膜が平坦になるように、前記第１の絶縁膜及び前記ソー
ス・ドレイン電極を形成することを特徴とする方法であ
る。
【００２４】
【発明の実施の形態】以下、この発明のＦＥＴの製造方
法の実施例について図１を参照しながら説明する。図１
は本発明によるＦＥＴの各製造工程における構造を示す
断面図である。
法の実施例について図１を参照しながら説明する。図１
は本発明によるＦＥＴの各製造工程における構造を示す
断面図である。
【００２５】まず、図１（ａ）に示すように、基板とし
て半絶縁性ＧａＡｓ基板１１を用い、その半絶縁性Ｇａ
Ａｓ基板１１上にフォトレジストをマスクとして加速電
圧２０ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2程度でＳ
ｉイオンを注入し、チャネル層（ｎ層１２）を形成す
る。続いて、加速電圧１８０ｋｅＶ、ドーズ量２．０×
１０12ｃｍ-2程度でＭｇイオンを注入し、埋め込みｐ層
（ＢＰ層１３）を形成する。
て半絶縁性ＧａＡｓ基板１１を用い、その半絶縁性Ｇａ
Ａｓ基板１１上にフォトレジストをマスクとして加速電
圧２０ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2程度でＳ
ｉイオンを注入し、チャネル層（ｎ層１２）を形成す
る。続いて、加速電圧１８０ｋｅＶ、ドーズ量２．０×
１０12ｃｍ-2程度でＭｇイオンを注入し、埋め込みｐ層
（ＢＰ層１３）を形成する。
【００２６】次に、図１（ｂ）に示すように、半絶縁性
ＧａＡｓ基板１１表面にゲート金属として膜厚４００ｎ
ｍ程度のＷＳｉ膜を堆積した後、Ａｌなどをマスクとし
たＲＩＥによる異方性ドライエッチングにより、ゲート
電極１４を形成する。
ＧａＡｓ基板１１表面にゲート金属として膜厚４００ｎ
ｍ程度のＷＳｉ膜を堆積した後、Ａｌなどをマスクとし
たＲＩＥによる異方性ドライエッチングにより、ゲート
電極１４を形成する。
【００２７】次に、図１（ｃ）に示すように、半絶縁性
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧３０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2程度
でＳｉイオンを注入し、ｎ’層１５を形成する。
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧３０ｋｅＶ、ドーズ量３．０×１０12ｃｍ-2程度
でＳｉイオンを注入し、ｎ’層１５を形成する。
【００２８】次に、図１（ｄ）に示すように、ゲート電
極１４を含む半絶縁性ＧａＡｓ基板１１上にスルー膜１
６として膜厚２００ｎｍ程度のＳｉＯ2膜を堆積する。
極１４を含む半絶縁性ＧａＡｓ基板１１上にスルー膜１
６として膜厚２００ｎｍ程度のＳｉＯ2膜を堆積する。
【００２９】次に、図１（ｅ）に示すように、スルー膜
１６を通して半絶縁性ＧａＡｓ基板１１上にフォトレジ
ストをマスクとして加速電圧１５０ｋｅＶ、ドーズ量
５．０×１０13ｃｍ-2程度でＳｉイオンを注入し、ｎ+
層１７を形成する。
１６を通して半絶縁性ＧａＡｓ基板１１上にフォトレジ
ストをマスクとして加速電圧１５０ｋｅＶ、ドーズ量
５．０×１０13ｃｍ-2程度でＳｉイオンを注入し、ｎ+
層１７を形成する。
【００３０】次に、図１（ｆ）に示すように、スルー膜
１６を除去した後、保護膜１８として膜厚１００ｎｍ程
度のＳｉＯ2膜を堆積し、続いて８００℃、１５分程度
のアニールを行い、イオン注入層を活性化させる。
１６を除去した後、保護膜１８として膜厚１００ｎｍ程
度のＳｉＯ2膜を堆積し、続いて８００℃、１５分程度
のアニールを行い、イオン注入層を活性化させる。
【００３１】次に、図１（ｇ）に示すように、絶縁膜と
して膜厚１５０ｎｍ程度のＳｉＯ2膜を堆積する。以
下、保護膜１８と合わせて第１の絶縁膜１９と呼ぶ。こ
の際、第１の絶縁膜１９の膜厚（保護膜１８と絶縁膜の
膜厚の合計）が、次の工程で形成するソース・ドレイン
電極２０と等しくなるように、第１の絶縁膜１９の膜厚
を設定する。
して膜厚１５０ｎｍ程度のＳｉＯ2膜を堆積する。以
下、保護膜１８と合わせて第１の絶縁膜１９と呼ぶ。こ
の際、第１の絶縁膜１９の膜厚（保護膜１８と絶縁膜の
膜厚の合計）が、次の工程で形成するソース・ドレイン
電極２０と等しくなるように、第１の絶縁膜１９の膜厚
を設定する。
【００３２】次に、図１（ｈ）に示すように、フォトリ
ソグラフィを用いてｎ+層１７上の第１の絶縁膜１９に
選択的に開口部を設け、蒸着、リフトオフにより膜厚２
５０ｎｍ程度のＡｕＧｅ／Ｎｉ／Ａｕ層からなるソース
・ドレイン電極２０を形成する。
ソグラフィを用いてｎ+層１７上の第１の絶縁膜１９に
選択的に開口部を設け、蒸着、リフトオフにより膜厚２
５０ｎｍ程度のＡｕＧｅ／Ｎｉ／Ａｕ層からなるソース
・ドレイン電極２０を形成する。
【００３３】次に、図１（ｉ）に示すように、第２の絶
縁膜２１として膜厚１５０ｎｍ程度のＳｉＯ2膜を堆積
する。この際、第１の絶縁膜１９と第２の絶縁膜２１の
膜厚の合計が、ゲート電極１４と等しくなるように、第
２の絶縁膜２１の膜厚を設定する。
縁膜２１として膜厚１５０ｎｍ程度のＳｉＯ2膜を堆積
する。この際、第１の絶縁膜１９と第２の絶縁膜２１の
膜厚の合計が、ゲート電極１４と等しくなるように、第
２の絶縁膜２１の膜厚を設定する。
【００３４】次に、図１（ｊ）に示すように、平坦化用
レジスト２２を塗布した後、図１（ｋ）に示すように、
加熱して平坦化用レジスト２２表面を平坦にする。
レジスト２２を塗布した後、図１（ｋ）に示すように、
加熱して平坦化用レジスト２２表面を平坦にする。
【００３５】次に、図１（ｌ）に示すように、ＲＩＥに
より、ＣＨＦ3／ＣＦ4／Ｏ2の混合ガスを用いて、平坦
化用レジスト２２とＳｉＯ2膜のエッチレートがほぼ等
しい条件でエッチングを行い、表面が平坦な状態でゲー
ト電極１４表面を露出させる。
より、ＣＨＦ3／ＣＦ4／Ｏ2の混合ガスを用いて、平坦
化用レジスト２２とＳｉＯ2膜のエッチレートがほぼ等
しい条件でエッチングを行い、表面が平坦な状態でゲー
ト電極１４表面を露出させる。
【００３６】次に、図１（ｍ）に示すように、フォトリ
ソグラフィを用いてソース・ドレイン電極２０上に選択
的に開口部２３を設ける。
ソグラフィを用いてソース・ドレイン電極２０上に選択
的に開口部２３を設ける。
【００３７】次に、図１（ｎ）に示すように、ゲート電
極１４およびソース・ドレイン電極２０上の所定の位置
に、蒸着、リフトオフにより膜厚５００ｎｍ程度のＴｉ
／Ａｕ層からなる低抵抗金属層２４を形成する。
極１４およびソース・ドレイン電極２０上の所定の位置
に、蒸着、リフトオフにより膜厚５００ｎｍ程度のＴｉ
／Ａｕ層からなる低抵抗金属層２４を形成する。
【００３８】本実施例では、図１（ｉ）に示すように、
ソース・ドレイン電極形成後、第２の絶縁膜２１を堆積
することによって、ソース・ドレイン電極形成工程にお
いてソース・ドレイン電極２０の周囲に生じたスリット
２５を第２の絶縁膜で被覆した後、エッチバックを行う
ため、図１（ｎ）に示すように、低抵抗金属層２４を形
成する工程において、ソース・ドレイン電極２０の周囲
にスリットが存在せず、ソース・ドレイン電極引き出し
部２６で低抵抗金属層２４に亀裂が生じることなく、微
細なゲート電極１４上およびソース・ドレイン電極２０
上に低抵抗金属層２４を形成することができる。
ソース・ドレイン電極形成後、第２の絶縁膜２１を堆積
することによって、ソース・ドレイン電極形成工程にお
いてソース・ドレイン電極２０の周囲に生じたスリット
２５を第２の絶縁膜で被覆した後、エッチバックを行う
ため、図１（ｎ）に示すように、低抵抗金属層２４を形
成する工程において、ソース・ドレイン電極２０の周囲
にスリットが存在せず、ソース・ドレイン電極引き出し
部２６で低抵抗金属層２４に亀裂が生じることなく、微
細なゲート電極１４上およびソース・ドレイン電極２０
上に低抵抗金属層２４を形成することができる。
【００３９】また、ソース・ドレイン電極２０の膜厚
と、第１の絶縁膜１９の膜厚が等しくなるように、第１
の絶縁膜１９の膜厚を設定しているため、図１（ｊ）に
示すように、平坦化レジスト２２を塗布する工程におい
てソース・ドレイン電極２０上に段差部が存在せず、平
坦化レジスト２２を加熱した際にゲート電極１４および
ソース・ドレイン電極２０上の平坦化用レジスト２２が
はがれることがなく、エッチバックした際にゲート電極
１４およびソース・ドレイン電極２０の周囲の活性層に
ダメージが生じる恐れがない。
と、第１の絶縁膜１９の膜厚が等しくなるように、第１
の絶縁膜１９の膜厚を設定しているため、図１（ｊ）に
示すように、平坦化レジスト２２を塗布する工程におい
てソース・ドレイン電極２０上に段差部が存在せず、平
坦化レジスト２２を加熱した際にゲート電極１４および
ソース・ドレイン電極２０上の平坦化用レジスト２２が
はがれることがなく、エッチバックした際にゲート電極
１４およびソース・ドレイン電極２０の周囲の活性層に
ダメージが生じる恐れがない。
【００４０】また、第１の絶縁膜１９と第２の絶縁膜２
１の膜厚の合計が、ゲート電極１４と等しくなるよう
に、第２の絶縁膜２１の膜厚を設定しているため、エッ
チバック工程において、平坦化用レジスト２２とＳｉＯ
2膜のエッチレートがほぼ等しい条件でエッチングを行
うことにより、平坦化用レジスト２２のエッチングが終
了した時点でゲート電極１４の表面が露出することにな
り、被エッチング物が平坦化用レジスト２２から絶縁膜
に変わったことをプラズマ中の発光強度変化などから検
出することにより、エッチング終点を検出することがで
きる。
１の膜厚の合計が、ゲート電極１４と等しくなるよう
に、第２の絶縁膜２１の膜厚を設定しているため、エッ
チバック工程において、平坦化用レジスト２２とＳｉＯ
2膜のエッチレートがほぼ等しい条件でエッチングを行
うことにより、平坦化用レジスト２２のエッチングが終
了した時点でゲート電極１４の表面が露出することにな
り、被エッチング物が平坦化用レジスト２２から絶縁膜
に変わったことをプラズマ中の発光強度変化などから検
出することにより、エッチング終点を検出することがで
きる。
【００４１】
【発明の効果】以上説明したように、各請求項の発明に
よれば、下記の効果を発揮することができる。
よれば、下記の効果を発揮することができる。
【００４２】請求項１、２および３の発明によれば、ソ
ース・ドレイン電極２０形成後、第２の絶縁膜２１を堆
積することによって、ソース・ドレイン電極形成工程に
おいて、ソース・ドレイン電極２０の周囲に生じたスリ
ット２５を第２の絶縁膜２１で被覆した後、エッチバッ
クを行うため、低抵抗金属層２４を形成する工程におい
て、ソース・ドレイン電極２０の周囲にスリットが存在
せず、ソース・ドレイン電極引き出し部２６で低抵抗金
属層２４に亀裂２７が生じることなく、微細なゲート電
極１４上およびソース・ドレイン電極２０上に低抵抗金
属層２４を形成することができる。
ース・ドレイン電極２０形成後、第２の絶縁膜２１を堆
積することによって、ソース・ドレイン電極形成工程に
おいて、ソース・ドレイン電極２０の周囲に生じたスリ
ット２５を第２の絶縁膜２１で被覆した後、エッチバッ
クを行うため、低抵抗金属層２４を形成する工程におい
て、ソース・ドレイン電極２０の周囲にスリットが存在
せず、ソース・ドレイン電極引き出し部２６で低抵抗金
属層２４に亀裂２７が生じることなく、微細なゲート電
極１４上およびソース・ドレイン電極２０上に低抵抗金
属層２４を形成することができる。
【００４３】請求項１の発明によれば、ソース・ドレイ
ン電極２０の膜厚とほぼ等しくなるように、第１の絶縁
膜１９の膜厚を設定することにより、平坦化レジスト２
２を塗布する工程においてソース・ドレイン電極２０上
に段差部が存在せず、平坦化レジスト２２を加熱した際
にゲート電極１４およびソース・ドレイン電極２０上の
平坦化用レジスト２２がはがれることがなく、エッチバ
ックした際にゲート電極１４およびソース・ドレイン電
極２０の周囲の活性層にダメージが生じる恐れをなくす
ことができる。
ン電極２０の膜厚とほぼ等しくなるように、第１の絶縁
膜１９の膜厚を設定することにより、平坦化レジスト２
２を塗布する工程においてソース・ドレイン電極２０上
に段差部が存在せず、平坦化レジスト２２を加熱した際
にゲート電極１４およびソース・ドレイン電極２０上の
平坦化用レジスト２２がはがれることがなく、エッチバ
ックした際にゲート電極１４およびソース・ドレイン電
極２０の周囲の活性層にダメージが生じる恐れをなくす
ことができる。
【００４４】請求項２の発明によれば、第１の絶縁膜１
９と第２の絶縁膜２１の膜厚の合計がゲート電極１４の
膜厚とほぼ等しくなるように設定することにより、エッ
チバック工程において、平坦化用レジスト２２のエッチ
ングが終了した時点でゲート電極１４の表面が露出する
ため、被エッチング物が平坦化用レジスト２２から絶縁
膜に変わったことを検出することにより、エッチング終
点の検出が可能となり、エッチバック工程の再現性が向
上する。
９と第２の絶縁膜２１の膜厚の合計がゲート電極１４の
膜厚とほぼ等しくなるように設定することにより、エッ
チバック工程において、平坦化用レジスト２２のエッチ
ングが終了した時点でゲート電極１４の表面が露出する
ため、被エッチング物が平坦化用レジスト２２から絶縁
膜に変わったことを検出することにより、エッチング終
点の検出が可能となり、エッチバック工程の再現性が向
上する。
【００４５】
【００４６】請求項３の発明によれば、平坦化レジスト
２２を塗布する工程においてソース・ドレイン電極２０
上の絶縁膜が平坦になるように、第１の絶縁膜１９及び
ソース・ドレイン電極２０を形成することにより、請求
項２の発明と同様の効果を発揮することができる。
２２を塗布する工程においてソース・ドレイン電極２０
上の絶縁膜が平坦になるように、第１の絶縁膜１９及び
ソース・ドレイン電極２０を形成することにより、請求
項２の発明と同様の効果を発揮することができる。
【図１】本発明による電界効果トランジスタの各製造工
程における構造を示す断面図
程における構造を示す断面図
【図２】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
ける構造を示す断面図
【図３】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
ける構造を示す断面図
【図４】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図
ける構造を示す断面図
【図５】従来の電界効果トランジスタの一部の製造工程
における構造を示す断面図
における構造を示す断面図
１１ 基板（半絶縁性ＧａＡｓ基板） １２ ｎ層 １３ ＢＰ層 １４ ゲート電極 １５ ｎ’層 １６ スルー膜 １７ ｎ+層 １８ 保護膜 １９ 第１の絶縁膜 ２０ ソース・ドレイン電極 ２１ 第２の絶縁膜 ２２ 平坦化用レジスト ２３ 開口部 ２４ 低抵抗金属層 ２５ スリット ２６ ソース・ドレイン電極引き出し部 ２７ 亀裂 ２８ 平坦化用レジスト空隙部
Claims (3)
- 【請求項１】 基板上にゲート電極を形成する第１の工
程と、前記ゲート電極を含む前記基板上に少なくとも１
種類の第１の絶縁膜を形成する第２の工程と、前記少な
くとも１種類の第１の絶縁膜に選択的に開口部を設け前
記基板上にソース・ドレイン電極を形成する第３の工程
と、前記基板上に少なくとも１種類の第２の絶縁膜を形
成する第４の工程と、前記基板上にレジストを塗布する
第５の工程と、前記レジスト、前記第２の絶縁膜及び前
記第１の絶縁膜をエッチングして前記ゲート電極表面を
露出させる第６の工程と、前記ソース・ドレイン電極上
の絶縁膜に選択的に開口部を設ける第７の工程と、前記
ゲート電極および前記ソース・ドレイン電極上に金属層
を形成する第８の工程を含み、かつ前記第１の絶縁膜と
前記ソース・ドレイン電極の膜厚の差が１５０ｎｍ以内
であることを特徴とする電界効果トランジスタの製造方
法。 - 【請求項２】 前記第１の絶縁膜及び前記第２の絶縁膜
の膜厚の合計と前記ゲート電極の膜厚の差が１００ｎｍ
以内であることを特徴とする請求項１に記載の電界効果
トランジスタの製造方法。 - 【請求項３】 基板上にゲート電極を形成する第１の工
程と、前記ゲート電極を含む前記基板上に少なくとも１
種類の第１の絶縁膜を形成する第２の工程と、前記少な
くとも１種類の第１の絶縁膜に選択的に開口部を設け前
記基板上にソース・ドレイン電極を形成する第３の工程
と、前記基板上に少なくとも１種類の第２の絶縁膜を形
成する第４の工程と、前記基板上にレジストを塗布する
第５の工程と、前記レジスト、前記第２の絶縁膜及び前
記第１の絶縁膜をエッチングして前記ゲート電極表面を
露出させる第６の工程と、前記ソース・ドレイン電極上
の絶縁膜に選択的に開口部を設ける第７の工程と、前記
ゲート電極および前記ソース・ドレイン電極上に金属層
を形成する第８の工程を含み、かつ前記基板上にレジス
トを塗布する第５の工程において前記ソース・ドレイン
電極上の前記第２の絶縁膜が平坦になるように、前記第
１の絶縁膜及び前記ソース・ドレイン電極を形成するこ
とを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228106A JP3058093B2 (ja) | 1996-08-29 | 1996-08-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228106A JP3058093B2 (ja) | 1996-08-29 | 1996-08-29 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074774A JPH1074774A (ja) | 1998-03-17 |
| JP3058093B2 true JP3058093B2 (ja) | 2000-07-04 |
Family
ID=16871304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228106A Expired - Fee Related JP3058093B2 (ja) | 1996-08-29 | 1996-08-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3058093B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343756A (ja) * | 2001-05-21 | 2002-11-29 | Tokyo Seimitsu Co Ltd | ウェーハ平面加工装置 |
-
1996
- 1996-08-29 JP JP8228106A patent/JP3058093B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074774A (ja) | 1998-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |