JPH03232268A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に間し、特にＢ　ｉＣＭ
Ｏ８半導体装置の製造方法に関する。

〔従来の技術〕

従来のＢ　ｉ　ＣＭＯ３半導体装置の製造方法を、第５
図（ａ）〜（ｄ）に示す工程順の素子断面図を用いて説
明する。

まず、第５（１（ａ）に示すように、埋込み層２を有す
る単結晶シリコン基板１にエピタキシャル成長を行ない
、次に、このエピタキシャル成長層の所定領域にウェル
３、コレクタ拡散層４を形成する。続いて、素子を分離
するためのフィールド絶縁膜５．ＣＭＯＳＦＥＴのゲー
ト絶縁膜６を形成し、バイポーラトランジスタのコレク
タ拡散層７をゲート絶縁膜６のエツチングにより開口し
、多結晶シリコン膜を堆積してこれに不純物を拡散して
ゲート電極となる多結晶シリコン膜８を形成する。

次に、第５図（ｂ）に示すように、フォトレジスト膜９
をマスクとして多結晶シリコン膜８をエッチ：ングし、
ゲート電極１０およびコレクタを極１０ａを形成する。

続いて、ＰチャネルＭＯ３ＦＥＴおよびＮチャネルＭＯ
Ｓ　Ｆ　ＥＴの高濃度ソース・ドレイン拡散層１１．ｌ
ｌａをイオン注入で形成するとともに、バイポーラトラ
ンジスタのベース拡散層１２をイオン注入で形成し、ベ
ース拡散層１２におけるエミッタ形成予定領域を除く領
域内の所定の領域にベース拡散層１２より不純物濃度の
高い高濃度グラフトベース拡散層１３をイオン注入によ
り形成する。

次に、第５図（ｃ）に示すように、絶縁膜１４を堆積し
、エミッタ電極孔１５を開口し、エミッタ電極となる多
結晶シリコン膜を堆積してからこれに不純物を拡散して
エミッタ拡散層１６を形成し、前記の多結晶シリコン膜
をパターンニングしてエミッタ電極１７を形成する。

その後、第５図（ｄ）に示すように、絶縁膜１８を堆積
し、この絶縁膜１８の所定部分を開口してからアルミニ
ウム腰等の金属膜を堆積してこれをパターンニングし、
配線１９．ベースｘｉ２０を形成する。

〔発明が解決しようとする課題〕

上述した従来の半導体装置の製造方法では、バイポーラ
トランジスタにおいては、エミッタ拡散層１６と高濃度
グラフトベース拡散層１３とを別々のフォトリソグラフ
ィ工程により形成しているため、第４図（ｂ）の従来の
バイポーラトランジスタの平面模式図に示すように、拡
散層１６と拡散層１３との間にある程度の余裕（マージ
ン）を持たせなければならず、不純物濃度がエミッタ拡
散層１６より２〜３桁低いベース拡散層１２がエミッタ
拡散層１６と高濃度グラフトベース拡散層１３との間に
存在することになる。このベース拡散層１２の層抵抗は
数にΩ〜数十にΩ／口となり、エミッタとベースとの間
の寄生抵抗が大きくなる。このため、バイポーラトラン
ジスタの遮断周波数も低いという欠点があった。

また、不純物のシリコン中での固溶限界から、通常、高
濃度グラフトベース拡散層１３の層抵抗は数十Ω／口程
度までしか下らない、それにもかかわらず電流容量を確
保するため、第４図（ｂ）に示したように、ベース電極
孔３２の面積を大きくする必要があり、これによりベー
ス拡散層１２並びに高濃度グラフトベース拡散層１３か
ら構成されるベース領域とコレクタ拡散層４との間の接
合容量が大きくなり、これもバイポーラトランジスタの
遮断周波数を低くする原因となった。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、 半導体基板の一生面にＣＭＯＳＦＥＴとバイポーラトラ
ンジスタとを混載したＢ　ｉ　ＣＭＯ５半導体装置の製
造方法において、 ＣＭＯＳＦＥＴのゲート電極と同時にバイポーラトラン
ジスタのエミッタ形成予定領域に疑似電極（以後、ダミ
ー電極と称す）を形成する工程と、 ダミー電極の側壁部並びにゲート電極の側壁部に第１の
絶縁膜による絶縁膜の壁（サイドウオール）を形成する
工程と、 ＣＭＯＳＦＥＴのソース・ドレイン領域の露出部並びに
バイポーラトランジスタのグラフトベース領域の露出部
に自己整合的にシリサイド膜を形成する工程と、 全面に第２の絶縁膜を形成する工程と、バイポーラトラ
ンジスタのエミッタ形成予定領域のダミー電極の上表面
のみ選択的に露出する工程と、 露出したダミー電極を選択的に除去してエミッタ電極孔
を形成する工程と、 を有している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順の素子断面図である。

まず、第１図（ａ）に示すように、従来の半導体装置の
製造方法と同様に、埋込み層２を有する単結晶シリコン
基板１にエピタキシャル成長を行ない、次に、このエピ
タキシャル成長層の所定領域にウェル３．コレクタ拡散
層４を形成する。

続いて、素子を分離するためのフィールド絶縁膜５、−
ＣＭＯＳＦＥＴ（７）ゲート絶縁膜６を形成し、バイポ
ーラトランジスタのコレクタ電極孔７を開口し、多結晶
シリコン膜を堆積してこれに不純物を拡散してゲート電
極となる多結晶シリコン膜８を形成する。

次に、第１図（ｂ）に示すように、フォトレジスト膜９
をマスクとして多結晶シリコン膜８をエツチングし、ゲ
ート電極１０およびコレクタ電極１０ａを形成すると同
時に、バイポーラトランジスタのエミッタ形成予定領域
に多結晶シリコン膜８からなるダミー電極２１を形成す
る。

続いて、ＰチャネルＭＯ３ＦＥＴおよびＮチャネルＭＯ
３ＦＥＴのソース・ドレイン拡散層１１ｂ、ｌｌｃをイ
オン注入で形成するとともに、バイポーラトランジスタ
のグラフトベース拡散層１３ａをイオン注入で形成する
。このとき、グラフトベース拡散層１３ａはダミー電極
２１に対して自己整合的に形成される。

また、ＣＭＯＳＦＥＴのソース・ドレイン拡散層１１ｂ
またはｌｌｃの不純物のうち、ベースと同じ導電型のイ
オン注入は、グラフトベース拡散層１３ａのイオン注入
と同時に行なうことが出来る。

次に、第１図（Ｃ）に示すように、シリコン酸化膜等の
第１の絶縁膜を例えば０，５μｍ全面に堆積し、ソース
・ドレイン拡散層１１ｂ、ｌｌｃおよびグラフトベース
拡散層１３ａの基板表面が露出するまで第１の絶縁膜お
よびゲート絶縁膜６の異方性エツチングを行ない、ゲー
ト電極１０．コレクタ電極１０ａ、ダミー電極２１の側
壁部に第１の絶縁膜からなる絶縁膜の壁（サイドウオー
ル）２２を形成する。

次に、第１図（ｄ）に示すように、まず基板全体に例え
ばチタン膜を１１００ｎ程度堆積して６００℃程度の不
活性ガス中で熱処理を行なうことにより、ゲート電極１
０の上表面、コレクタ電極１０ａの上表面、ソース・ト
レイン拡散層１１ｂ、１１ｃの露出表面、グラフトベー
ス拡散層１３ａの露出表面、並びにダミー電極２１の上
表面に、各々自己整合的にチタンシリサイド膜２３並び
にチタンシリサイド膜２３ａが形成される。

その後、未反応のチタン膜を例えば過酸化水素とアンモ
ニア水の混合液で選択的にエツチング除去する。上述の
チタンシリサイド膜２３．２３ａはまだ比抵抗が高いの
で、更に８００℃以上の不活性ガス中で熱処理を行なう
必要がある。

また、シリサイド化の際に不純物の吸い込みなどにより
、特に、チタンシリサイド膜２３と拡散層１１ｂ、ｌｌ
ｃ、１３ａとの接続抵抗が上昇するので、再度イオン注
入を行ない、高濃度ソース・ドレイン拡散層１１．ｌｌ
ａ、高濃度グラフトベース拡散層１３ｂを形成する。

なお、前回のイオン注入に比べ、今回のイオン注入は絶
縁膜の壁（サイドウオール）２２の厚さ分だけ狭い領域
に行なうため、ＣＭＯＳＦＥＴのソース・トレイン領域
はＬＤＤ構造となり、バイポーラトランジスタのグラフ
トベース領域は２重構造となる。特に、グラフトベース
領域を２重構造に形成すると、高濃度グラフトベース拡
散層１３ｂは後に形成されるエミッタ拡散層と直接接触
することが避けられ、中程度の濃度のグラフトベース拡
散層１３ａと後に形成されるエミッタ拡散層とが直接（
自己整合的に）接触することになる。これによりベース
、エミッタ間の抵抗値を高めることなく、かつ、ベース
、エミッタ間の接合耐圧を極端に低めることも無くなる
。この時点での拡散層１１．ｌｌａ、１３ｂと自己整合
的なチタンシリサイド膜２３の層抵抗は、数Ω／口程度
である。

次に、第１図（ｅ）に示すように、まず全面に第２の絶
縁膜であるところのＢＰＳＧ膜２４全２４１１００ｎ程
度堆積し、フォトレジスト膜２５を全面に塗布する。続
いて、フォトレジスト膜２５の露光の際、丁度ダミー電
極２１上のＢＰＳＧ膜２４上２４上トレジスト膜２５の
みが現像される程度の光量で露光し、現像した後ダミー
電極２１上のＢＰＳＧ膜２４全２４性エツチングにより
除去し、ダミー電！２１上のチタンシリサイド膜２３ａ
を露出させる。

次に、第１図（ｆ）に示すように、まずフォトレジスト
膜２５を除去した後、熱処理によりＢＰＳＧ膜２４全２
４化させ、続いて、チタンシリサイド膜２３ａ、ダミー
電極２１．およびダミー電極２１直下のゲート絶縁膜６
を選択的に除去する。これにより、エミッタ電極孔１５
ａが自己整合的に形成される。次に、イオン注入により
エミッタ電極孔１５ａに対して自己整合的なベース拡散
層１２ａを形成した後、多結晶シリコン膜を全面に約２
００ｎｍ堆積し、更に砒素の拡散を行ない不純物を拡散
された多結晶シリコン膜２６を形成するとともにエミッ
タ拡散層１６ａを形成する。

このとき、エミッタ拡散層１６ａはエミッタ電極孔１５
ａおよびグラフトベース拡散層１３ａに対して自己整合
的に形成される。

最後に、第１図（ｇ）に示すように、多結晶シリコン膜
２６をパターンニングしてエミッタ電極１７を形成した
後、絶縁膜１８を全面に堆積してから所定箇所を開口し
、アルミニウム膜等の金属膜を堆積してこれをパターン
ニングし、配線１９、ベース電極２０を形成する。

第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための主要工程の素子断面図である。

第１の実施例では、ダミー電極を露出させる工程として
フォトレジスト膜に対する露光量の調整により行なった
が、本実施例では、ＢＰＳＧ膜２４全２４まで第１の実
施例と同様に行ない、続いて、第２図（ａ）に示すよう
に、例えばポリイミド膜等からなる有機塗布膜２７．お
よび例えばプラズマ気相成長によるシリコン酸化膜等か
らなる被膜２８を順次全面に堆積し、その後、フォトレ
ジスト膜２９を全面に塗布し、ダミー電極２１を含む領
域上のフォトレジスト膜２９を除去する。

次に、第２図（ｂ）に示すように、被膜２８゜有機塗布
膜２７を順次異方性エツチングにより除去し、ダミー電
極２１上のＢＰＳＧ膜２４全２４させる。ここで、有機
塗布膜２７のエツチングには酸素を主としたプラズマエ
ツチングを用いる。

このエツチングによりフォトレジスト膜２９も同時に除
去されるが、この際に被膜２８は有機塗布膜２７に対す
るエツチングマスクとして機能する。図示は省略するが
次に、露出しなりＰＳＧＭ２４を選択的にエツチング除
去する。この際には被膜２８が同時に除去されるが、有
機塗布膜２７はＢＰＳＧ膜２４全２４るエツチングマス
クとして機能する。

その後、有機塗布膜２７を除去あるいは残留しく除去あ
るいは残留に関しては、どちらでも良い）、それ以降の
工程は、第１の実施例と同じである。

本実施例では、有機塗布膜２７により表面が平坦化され
るため、第２図（ａ）に示したフォトレジスト膜２９を
除去する領域に対するプロセスマージンにゆとりが出来
る。

第３図（ａ）〜（ｃ）は本発明の第３の実施例の主要工
程の素子断面図である。

チタンシリサイド膜の形成までは第１の実施例と同様に
作製した後、第３図（ａ＞に示すように、まず塗布によ
り第２の絶縁膜としての塗布ＢＰＳＧ膜３０膜形０する
。このとき、ダミー電極２１等の電極上では、塗布ＢＰ
ＳＧ膜３ｏは薄く形成される。続いて、ダミー電極２１
上を含む領域を除去したフォトレジスト膜３１を形成す
る。

次に、第３図（ｂ）に示すように、異方性エツチングに
よりダミー電極２１上を含む領域の塗布ＢＰＳＧ膜３０
を除去する。

その後、第３図（ｃ）に示すように、フォトレジスト膜
３１を除去し、続いて、熱処理を施して塗布ＢＰＳＧ膜
３０を流動化させ、塗布ＢＰＳＧ膜３０の表面をなめら
かにする。それ以降の工程は、第１の実施例と同じであ
る。

本実施例においても、第２の実施例と同様に、塗布Ｂ　
Ｐ　Ｓ　Ｇ膜３０の塗布形成を行なった後の表面はなめ
らかであるため、フォトレジスト膜３１を除去する領域
に対するプロセスマージンにゆとりが出来る。

〔発明の効果〕

以上説明したように本発明の半導体装置の製造方法は、
ＣＭＯＳＦＥＴとバイポーラトランジスタとを混載した
半導体装置におけるバイポーラトランジスタにおいて、
中程度の濃度のグラフトベース拡散層とエミッタ拡散層
とを自己整合的に形成し、高濃度のグラフトベース拡散
層とエミッタ拡散層とを絶縁膜の壁（サイドウオール）
の幅を隔てて自己整合的に形成し、高濃度のグラフトベ
ース拡散層上には自己整合的に低層抵抗のシリサイド膜
を形成している。

第４図（ａ）、（ｂ）に示す本発明によるバイポーラト
ランジスタ、従来技術によるバイポーラトランジスタの
平面模式図を用いて本発明の詳細な説明する。

第４図（ｂ）に示すように従来のバイポーラトランジス
タは、エミッタ拡散層１６と高濃度グラフトベース拡散
層１３との間にベース拡散層１２が介在するためエミッ
タとベースとの間の寄生抵抗の値が高く、また高濃度グ
ラフトベース拡散層１３の層抵抗も数十Ω／口であるこ
とからベース電極と高濃度グラフトベース拡散層１３と
の間の接続抵抗を低減するためにベース電極孔３２の面
積を広くとる必要があり、これがベースとコレクタとの
間の接合容量を大きくする原因となっていた。

それに対し、本発明によるバイポーラトランジスタでは
、第４図（ａ）に示すように、エミッタ拡散層１６ａと
高濃度グラフトベース拡散層１３ｂとの間にはベース拡
散層よりも高濃度のグラフトベース拡散層１３ａが狭い
間隔で幅広く介在するため、エミッタとベースとの閏の
寄生抵抗の値は高くならず、また、高濃度グラフトベー
ス拡散層１３ｂの表面に自己整合的に形成された低抵抗
のシリサイド膜の存在により、ベース電極孔３２ａの面
積は必要最小限で良いことになり、これによりベース領
域の面積を不要に増大させる必要は無くなり、そのため
ベースとコレクタとの間の接合容量も必要最小限に抑え
ることが可能になる。

本発明の半導体装置の製造方法は、このようにエミッタ
とベースとの間の寄生抵抗およびベースとコレクタとの
間の接合容量を従来より低減することにより、従来のバ
イポーラトランジスタに比べて遮断周波数を高くするこ
とが容易になる。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順の素子断面図、第２図（ａ）、（ｂ）は
本発明の第２の実施例を説明するための主要工程の素子
断面図、第３図（ａ）〜（ｃ）は本発明の第３の実施例
を説明するための主要工程の素子断面図、第４図（ａ）
、（ｂ）は本発明によるバイポーラトランジスタと従来
のバイポーラトランジスタとを比較説明するための平面
模式図、第５図（ａ）〜（ｄ）は従来の技術を説明する
ための工程順の素子断面図である。 １・・・単結晶シリコン基板、２・・・埋込み層、３・
・・ウェル、４・・・コレクタ拡散層、５・・・フィー
ルド絶縁膜、６・・・ゲート絶縁膜、７・・・コレクタ
電極孔、８．２６・・・多結晶シリコン膜、９，２５，
２９゜３１・・・フォトレジスト膜、１ｏ・・・ゲート
電極、１０ａ・・コレクタ電極、１１．ｌｌａ・・・高
濃度ソース・ドレイン拡散層、ｌｌｂ、ｌｌｃ・・・ソ
ース・トレイン拡散層、１２．１２ａ・・・ベース拡散
層、１３．１３ｂ・・・高濃度グラフトベース拡散層、
１３ａ・・・グラフトベース拡散層、１４．１８・・・
絶縁膜、１５．１５ａ・・・エミッタ電極孔、１６．１
６ａ・・・エミッタ拡散層、１７・・・エミッタ電極、
１９・・・配線、２０・・・ベース電極、２１・・・ダ
ミー電極、２２・・・絶縁膜の壁（サイドウオール）、
２３．２３ａ・・・チタンシリサイド膜、２４・・・Ｂ
ＰＳＧ膜、２７・・・有機塗布膜、２８・・・被膜、３
０・・・塗布ＢＰＳＧ膜、３２．３２ａ−・−ベース電
極孔。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一主面にＣＭＯＳＦＥＴとバイポーラ
   トランジスタとを混載したＢｉＣＭＯＳ半導体装置の製
   造方法において、 前記ＣＭＯＳＦＥＴのゲート電極と同時に前記バイポー
   ラトランジスタのエミッタ形成予定領域に疑似電極を形
   成する工程と、 前記疑似電極の側壁部並びに前記ゲート電極の側壁部に
   第１の絶縁膜による絶縁膜の壁を形成する工程と、 前記ＣＭＯＳＦＥＴのソース・ドレイン領域の露出部並
   びに前記バイポーラトランジスタのグラフトベース領域
   の露出部に自己整合的にシリサイド膜を形成する工程と
   、 全面に第２の絶縁膜を形成する工程と、 前記バイポーラトランジスタの前記エミッタ形成予定領
   域の前記疑似電極の上表面のみ選択的に露出する工程と
   、 前記露出した前記疑似電極を選択的に除去してエミッタ
   電極孔を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 ２、前記第２の絶縁膜が塗布ガラス膜であることを特徴
   とする請求項１記載の半導体装置の製造方法。 ３、全面に前記第２の絶縁膜を形成した後全面に有機塗
   布膜を塗布する工程と、 前記バイポーラトランジスタの前記エミッタ形成予定領
   域の前記疑似電極の上表面上の前記第２の絶縁膜が露出
   するまで前記有機塗布膜を選択的に除去する工程と、 を含むことを特徴とする請求項１記載の半導体装置の製
   造方法。