JPS61280671A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は化合物半導体装置、特にＧａＡｓ−ＦＥＴの製
造方法に関する。

（ロ）従来の技術 ＧａＡｓ−ＦＥＴ’りＧａＡｓ　−ＩＣの性能を向上す
るには極めて短かいゲート長のゲート電極の形成を必要
とし、サブミクロン領域の加工技術が必要となる。

第２図にＧａＡｓ−ＦＥＴの断面図を示す。ＧａＡｓ基
板結晶ｅＡ℃の表面に離間してソース電極機およびドレ
イン電極（ホ）を設け、この間にゲート電極（ハ）を設
けている。半絶縁性のＧａＡｓ基板（２）内にオーミッ
クコンタクトをとるためのＮ　層（ホ）とＦＥＴ動作を
させる能動層（ホ）の領域がある。性能向上のためには
ゲート電極（ハ）の巾を短かくして静電容量を小さくし
相互コンダクタンスを大きくする必要がある。斯るＧａ
Ａｓ　−Ｆ　Ｅ　Ｔの先行技術としては例えば特開昭５
９−２３５６５号公報（ＨＯＩＬ２９／８０）がある。

斯るＧａＡｓ−ＦＥＴではゲート電極＠を第３図に示す
如くリフトオフ法で形成している。即ち第３図Ａに示す
如く、Ｇ　ａ　Ａ　ｓ基板（ハ）上にソース電極翰およ
びドレイン電極翰を形成した後予定のゲート領域となる
部分に開孔翰を有するホトレジスト層翰で被覆する。こ
のホトレジスト層翰の開孔翰はゲート電極（ハ）のゲー
ト巾を決定している。次に第３図Ｂに示す如く、ゲート
電極（ハ）の電極材料を蒸着する。電極材料としてはア
ルミニウムを用いる。その後第３図Ｃに示す如く、ホト
レジスト層翰をエツチング除去するリフトオフ法により
所望のゲート電極（ハ）を形成している。

（ハ）発明が解決しようとする問題点 しかしながら斯上したＧａＡｓ−ＦＥＴではゲート電極
＠がリフトオフ法で形成されるのでゲート巾と同一の巾
に形成され、ゲート電極（ハ）の抵抗が高くなる欠点が
あり、ＧａＡｓ　−Ｆ　Ｅ　ＴＯ高周波特性である雑音
指数（ＮＦ）、電力利得（ＰＧ）を悪化させる原因とな
っていた。またゲート電極（ハ）をリフトオフ法で形成
するのでＧ　ａ　Ａ　ｓ基板（ハ）がホトレジスト層翰
と直接接触して汚染するおそれがあり、リーク電流の増
大等の特性を悪化させる原因となっていた。

に）問題点を解決するための手段 本発明は断点に鑑みてなされ、ゲート電極（８）を断面
Ｔ字状に形成することにより従来の欠点を大巾に改善し
た化合物半導体装置の製造方法を実現するものである。

（ホ）作用 本発明に依ればゲート電極（８）を断面Ｔ字状に形成で
きるのでゲート電極（８）の抵抗を大巾に低減でき、Ｇ
ａＡｓ　−Ｆ　Ｅ　ＴのＳ／Ｎを大巾に向上できる。

またゲート電極（８）をリフトオフ法で形成する際にホ
トレジスト層（ト）とＧａＡｓ基板（１）上に直接付着
させていないのでＧａＡｓ−ＦＥＴの特性の悪化も予防
できる。

（へ）実施例 第１図Ａ乃至第１図Ｈな参照して本発明の一実施例を詳
述する。

本発明の第１の工程は、Ｇ　ａ　Ａ　ｓ基板（１）上に
離間してソースおよびドレイン電極（２）（３）を形成
することにある（＠１図Ａ、Ｂ、Ｃ参照）。

ＧａＡｓ基板（１）は半絶縁層とその上にＮｕのバッフ
ァ層とＮ　型の動作層とをダブルエピタキシャル成長し
て形成されている。基板（１）表面には第１図Ａに示す
如く、第１の絶縁膜であるシリコン酸化膜（４）を全面
にＣＶＤ法等で付着し、予定のソースおよびドレイン電
極（２）（３）　ｉ分を除いて第１の絶縁膜（４）上を
ホトレジスト層（５）で被覆する。続いてこのホトレジ
スト層（５）をマスクとして第１の絶縁膜（４）をエツ
チングし、予定のソースおよびドレイン電極（２）＜３
）を形成する部分の基板（１）を露出する。

その後全面に金−ゲルマニウム（Ａｕ　−Ｇｅ）を蒸着
して第１図Ｂに示す如く、基板（１）上にソースおよび
ドレイン電極（２）（３）を付着する。更にホトレジス
）７１（５）をエツチングするリフトオフ法によりホト
レジスト層（５）上の金−ゲルマニウムを除去して第１
図Ｃに示す如く、ソースおよびドレイン電極（２）（３
）を形成している。本工程でソースおよびドレイン電極
（２）（３）間の基板（１）表面は第１の絶縁膜（４）
で被覆されている。

本発明の第２の工程は、ソースおよびドレイン電極（２
）（３）と第１の絶縁膜（４）上を第２の絶縁膜（６）
で被覆することにある（第１図り参照、）。

本工程では基板＜１）全面にシリコン窒化膜（ＳｉＮ）
より成る第２の絶縁膜（６）をプラズマＣＶＤ法等で付
着する。第２の絶縁膜（６）は第１の絶縁膜（４）と異
なる材料を用い、選択エツチングを行なえる様にする。

本発明の第３の工程は、第２の絶縁膜（６）上をホトレ
ジスト層（７）で被覆し、予定のゲート電極（８）上に
開孔（９）を設げ第２の絶縁膜（６）をエツチングする
ことにある（第１図Ｅ参照）。

本工程では第２の絶縁膜（６）をホトレジスト層（７）
で被覆し、このホトレジスト層（７）にゲート電極（８
）のゲート長と同じ大きさの開孔（９）を設ける。次に
このホトレジスト層（７）をマスクとして第２の絶縁膜
（６）をプラズマエツチングして、ホトレジスト層（７
）の開孔（９）と同じサイズの孔を形成する。

本発明の第４の工程は、第２の絶縁膜（６）上に前工程
のホトレジスト層（７）の開孔（９）より十分に大きい
開孔αυを有するホトレジスト１萌で被覆した後、第１
の絶縁膜（４）を第２の絶縁膜（６）をマスクとしてエ
ツチングすることにある（第１図Ｆ、Ｇ参照）。

本工程では第２の絶縁膜（６）上に新たにホトレジスト
層（ト）を付着し、ゲート電極（８）のリフトオフに用
いる。このホトレジスト層（イ）にはゲート電極（８）
上部の広がりを形成するため、前工程のホトレジスト層
（７）の開孔（９）より十分に大きい開孔（６）を設け
る。更に第１の絶縁膜（４）は第２の絶縁膜（６）をマ
スクとして弗酸等で化学的にエツチングされ、ゲート電
極（８）を形成する基板（１）表面を露出する。

本工程の特徴はゲート電極（８）を設ける基板（１）表
面をホトレジスト層にさらすことなく露出でき、シカモ
エッチングはホトレジスト層（７）の開孔（９）とセル
ツマライン的に行なえることにある。

本発明の第５の工程は、ゲート電極材料を全面に蒸着し
た後ホトレジスト層（ト）をリフトオフしてゲート電極
（８）を形成することにある（第１図Ｈ参照）。

本工程では全面にチタン、白金、金等のゲート電極材料
を全面に蒸着した後、ホトレジスト層（イ）をエツチン
グ除去するりフトオフ法により所望のゲート電極（８）
を残して他の電極材料を除去する。

この結果本工程では１回のリフトオフにより断面丁字形
状のゲート電極（８）を形成できる点に特徴がある。斯
るゲート電極（８）は基板（１）とショットキ接合を形
成する。

（ト）発明の効果 本発明に依れば１回のリフトオフ工程で断面Ｔ字状形状
のゲート電極（８）を得られるので、ゲート電極（８）
を最少限のゲート長に形成してもゲート電極（８）上部
の広がりによりその抵抗値を低減でき、ＧａＡｓ　二Ｆ
　Ｅ　ＴのＮＦＪＰＰＧを大巾に向上できる利点を有す
る。

また本発明に依れば、ゲート電極（８）のリフトオフ工
程で基板（１）がホトレジスト層にさらされることがな
いので、ゲート電極（８）を設ける基板（１）表面が汚
染されない。この結果ＧａＡｓ　−Ｆ　Ｅ　Ｔのリーク
電流等の増大等の特性の劣化を最大限に防止できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｈは本発明の化合物半導体装置の製
造方法を説明する断面図、第２図は従来のＧａＡｓ　−
Ｆ　Ｅ　Ｔの構造を説明する断面図、第３図Ａ乃至第３
図Ｃは従来のＧａＡｓ−ＦＥＴの製造方法を説明する断
面図、 主な図番の説明 （１）はＧａＡｓ基板、　（２）（３）はソースおよび
ドレイン電極、（４）は第１の絶縁膜、　（６）は第２
の絶縁膜、（５）（７）ＧＯはホトレジスト層、（８）
はゲート電極である。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　失 策１図Ａ 第１図Ｂ 第１図り 第　１閃Ｆ 第１図Ｇ 第１図Ｈ 第２・図 第３図Ａ 第３図Ｂ 第３図Ｃ

Claims (1)

【特許請求の範囲】
1. （１）所定の化合物半導体基板上にソースおよびドレイ
   ン電極を形成した後微小ゲート長のゲート電極を形成す
   る化合物半導体装置の製造方法に於いて、 前記ソースおよびドレイン電極間の前記基板表面を第１
   の絶縁膜で被覆し且つ該第１の絶縁膜およびソースドレ
   イン電極上を異なる材料の第２の絶縁膜で被覆する工程
   と、 前記第２の絶縁膜上をホトレジスト膜で被覆し前記ゲー
   ト電極のゲート長と等しい開孔を形成し、前記ホトレジ
   スト膜をマスクとして前記第２の絶縁膜をエッチングす
   る工程と、 前記第２の絶縁膜上に前記ゲート電極のゲート長より十
   分に大きい開孔を有するホトレジスト膜で被覆した後前
   記第１の絶縁膜を前記第２の絶縁膜をマスクとしてエッ
   チングする工程と、 前記第２の絶縁膜およびホトレジスト膜上にゲート電極
   材料を付着しリフトオフしてゲート電極を形成する工程
   とを具備することを特徴とする化合物半導体装置の製造
   方法。