JPS6336149B2 - - Google Patents
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- JPS6336149B2 JPS6336149B2 JP56062095A JP6209581A JPS6336149B2 JP S6336149 B2 JPS6336149 B2 JP S6336149B2 JP 56062095 A JP56062095 A JP 56062095A JP 6209581 A JP6209581 A JP 6209581A JP S6336149 B2 JPS6336149 B2 JP S6336149B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロ波特性が良好でしかも製造
が容易なシヨツトキゲート電界効果トランジスタ
に関するものである。
が容易なシヨツトキゲート電界効果トランジスタ
に関するものである。
従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、ドレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑
音特性が劣化することが知られている。マイクロ
波特性を改良するにはゲート・ソース間抵抗を下
げることが必要であり、この目的を達成するに
は、動作層１２のキヤリア濃度を高めるか又は動
作層を厚くすることが必要であるが、いずれの方
法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キヤリア濃度を高めた場合
には、ゲートの耐圧が小さくなるという問題がさ
らに生ずる。
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、ドレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑
音特性が劣化することが知られている。マイクロ
波特性を改良するにはゲート・ソース間抵抗を下
げることが必要であり、この目的を達成するに
は、動作層１２のキヤリア濃度を高めるか又は動
作層を厚くすることが必要であるが、いずれの方
法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キヤリア濃度を高めた場合
には、ゲートの耐圧が小さくなるという問題がさ
らに生ずる。
このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。
しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。
本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタの製造方法を提供することに
ある。
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタの製造方法を提供することに
ある。
以下本発明の詳細を実施例によつて説明する。
第３図は本発明によつて製造されるシヨツトキ
ゲート電界効果トランジスタの一構造例を示す断
面図である。それは、半絶縁性半導体基板１６の
表面に形成された一動作層１７上の高融点金属か
らなるシヨツトキ電極１８と、該シヨツトキ電極
１８をマスクとしてイオン注入により形成された
高キヤリア密度のオーミツク２領域２０と、前記
シヨツトキ電極のそれ自身の表面絶縁化による２
側面絶縁膜２２を介して、シヨツトキ電極に対し
互いに反対側に形成された２オーミツク電極２４
とから構成されている。
ゲート電界効果トランジスタの一構造例を示す断
面図である。それは、半絶縁性半導体基板１６の
表面に形成された一動作層１７上の高融点金属か
らなるシヨツトキ電極１８と、該シヨツトキ電極
１８をマスクとしてイオン注入により形成された
高キヤリア密度のオーミツク２領域２０と、前記
シヨツトキ電極のそれ自身の表面絶縁化による２
側面絶縁膜２２を介して、シヨツトキ電極に対し
互いに反対側に形成された２オーミツク電極２４
とから構成されている。
本発明によるシヨツトキゲート電界効果トラン
ジスタは、ゲート電極１８、オーミツク領域２
０、オーミツク電極２４のすべてがセルフアライ
ンメントで形成されているので、ゲート電極、オ
ーミツク領域間およびゲート電極、ソース電極間
の距離は、制御性良く微細化されており、ソース
抵抗は著しく小さい。
ジスタは、ゲート電極１８、オーミツク領域２
０、オーミツク電極２４のすべてがセルフアライ
ンメントで形成されているので、ゲート電極、オ
ーミツク領域間およびゲート電極、ソース電極間
の距離は、制御性良く微細化されており、ソース
抵抗は著しく小さい。
またゲート電極が高融点金属１８とオーミツク
電極と同一の金属の二層構造となつているため、
ゲート抵抗も従来の素子に比べて小さくなつてい
る。これらの理由により、本発明による電界効果
トランジスタは良好なマイクロ波特性を持つてい
る。
電極と同一の金属の二層構造となつているため、
ゲート抵抗も従来の素子に比べて小さくなつてい
る。これらの理由により、本発明による電界効果
トランジスタは良好なマイクロ波特性を持つてい
る。
第４図は、本発明によるシヨツトキゲート電界
効果トランジスタの製造方法の一例を示す断面図
である。
効果トランジスタの製造方法の一例を示す断面図
である。
まず第４図ａに示すように半絶縁性GaAs基板
１６の表面に28Si+のイオンを注入して一様な厚
さの動作層１７を形成する。この動作層１７の厚
さ及びキヤリア濃度は所望のピンチオフ電圧を実
現する値に選択される。例えばピンチオフ電圧
2.2Vを実現するために、キヤリヤ濃度1017cm-3程
度、厚さ0.1μｍ程度の動作層を形成する必要があ
り、イオン注入の条件として、注入エネルギー
120Kev注入量２×1012ドーズ／cm2（ただし活性
率を100％とする）が選択される。
１６の表面に28Si+のイオンを注入して一様な厚
さの動作層１７を形成する。この動作層１７の厚
さ及びキヤリア濃度は所望のピンチオフ電圧を実
現する値に選択される。例えばピンチオフ電圧
2.2Vを実現するために、キヤリヤ濃度1017cm-3程
度、厚さ0.1μｍ程度の動作層を形成する必要があ
り、イオン注入の条件として、注入エネルギー
120Kev注入量２×1012ドーズ／cm2（ただし活性
率を100％とする）が選択される。
次にスパツタにより厚さ1μｍのTi0.3W0.7膜１
８を形成し、この上にレジストのパターン１９を
形成する（第４図ｂ）。その後レジストをマスク
としてTi0.3W0.7膜１８をCF4とO2の混合ガスでプ
ラズマエツチングを行なう。（第４図ｃ）。レジス
トト剥離後このTi0.3W0.7膜１８をマスクとして
２回目のイオン注入を行ない、マスクされない箇
所に新たな動作層２０を形成する（第４図ｄ）。
２回目のイオン注入の条件としては、表面キヤリ
ヤ濃度が大きくなるようにドーズ量を大きくす
る。例えば注入エネルギー50KeVドーズ量１×
1013dose／cm2とする。
８を形成し、この上にレジストのパターン１９を
形成する（第４図ｂ）。その後レジストをマスク
としてTi0.3W0.7膜１８をCF4とO2の混合ガスでプ
ラズマエツチングを行なう。（第４図ｃ）。レジス
トト剥離後このTi0.3W0.7膜１８をマスクとして
２回目のイオン注入を行ない、マスクされない箇
所に新たな動作層２０を形成する（第４図ｄ）。
２回目のイオン注入の条件としては、表面キヤリ
ヤ濃度が大きくなるようにドーズ量を大きくす
る。例えば注入エネルギー50KeVドーズ量１×
1013dose／cm2とする。
次に第４図ｅに示すように絶縁膜SiO2２１を
4000Åの厚さ蒸着し、この絶縁膜２１をマスクと
してTi0.3W0.7の露出部分の表面を2000Åプラズ
マ陽極酸化するとシヨツトキ金属自身の表面絶縁
化によつて絶縁膜２２が出来る。（第４図ｆ）そ
の後SiO2膜２１をエツチング除去し、全面にプ
ラズマCVD装置により窒化シリコン膜２３を
1000Å形成する（第４図ｇ）。
4000Åの厚さ蒸着し、この絶縁膜２１をマスクと
してTi0.3W0.7の露出部分の表面を2000Åプラズ
マ陽極酸化するとシヨツトキ金属自身の表面絶縁
化によつて絶縁膜２２が出来る。（第４図ｆ）そ
の後SiO2膜２１をエツチング除去し、全面にプ
ラズマCVD装置により窒化シリコン膜２３を
1000Å形成する（第４図ｇ）。
次にN2雰囲気中800℃で20分間熱処理を行なつ
た後、窒化シリコン膜２３を剥離し、最後に全面
にAuGeNi２４を3000Å蒸着し（第４図ｈ）N2
雰囲気中450℃で３分間熱処理を行なう。
た後、窒化シリコン膜２３を剥離し、最後に全面
にAuGeNi２４を3000Å蒸着し（第４図ｈ）N2
雰囲気中450℃で３分間熱処理を行なう。
このようにして第３図に示す本発明の電界効果
トランジスタを容易に作ることができる。
トランジスタを容易に作ることができる。
ゲート長が短くなると従来の素子ではゲート電
極自身の抵抗が大きくなるが、本発明による素子
においては、第１層目のゲート金属の上に低抵抗
率のオーミツク電極用の金属が重なつた構造をし
ており、ゲート電極の抵抗を低くおさえることが
可能となる。
極自身の抵抗が大きくなるが、本発明による素子
においては、第１層目のゲート金属の上に低抵抗
率のオーミツク電極用の金属が重なつた構造をし
ており、ゲート電極の抵抗を低くおさえることが
可能となる。
本発明によるシヨツトキゲート電界効果トラン
ジスタの製造方法では、ゲート電極をマスクとし
て第２回目のイオン注入を行なうためゲート電極
にセルフアラインメントでオーミツク領域を作成
することができ、またオーミツク電極をもセルフ
アラインメントで作成することができるため、従
来技術に比べソース・ゲート間の抵抗を極めて小
さくすることができ良好なマイクロ波特性を持つ
た素子を得ることができる。
ジスタの製造方法では、ゲート電極をマスクとし
て第２回目のイオン注入を行なうためゲート電極
にセルフアラインメントでオーミツク領域を作成
することができ、またオーミツク電極をもセルフ
アラインメントで作成することができるため、従
来技術に比べソース・ゲート間の抵抗を極めて小
さくすることができ良好なマイクロ波特性を持つ
た素子を得ることができる。
さらに、ゲート電極１８の側面絶縁化を行なつ
て第４図ｆのように絶縁膜（側面絶縁膜）２２を
形成し、そのマスク用の絶縁膜２１を除去した
後、ゲート金属の絶縁膜２２からの露出部をサイ
ドエツチングすることにより（第５図ａ参照）、
ゲート長をさらに短くすることができる。そし
て、このようにすれば、第５図ｂのようにオーミ
ツク電極２４を形成したときには、ゲート電極１
８との間には大きな空隙が存在することになるの
で、ゲート電極とオーミツク領域との重なりによ
る逆耐圧の低下を防止すると同時にオーミツク電
極とゲート電極との短絡を防止することができ
る。ゲート電極の材料にTi0.3W0.7を用いた場合、
O2を含んだCF4でプラズマエツチを行なえば制御
性良くTi0.3W0.7のサイドエツチを行なうことが
できる。
て第４図ｆのように絶縁膜（側面絶縁膜）２２を
形成し、そのマスク用の絶縁膜２１を除去した
後、ゲート金属の絶縁膜２２からの露出部をサイ
ドエツチングすることにより（第５図ａ参照）、
ゲート長をさらに短くすることができる。そし
て、このようにすれば、第５図ｂのようにオーミ
ツク電極２４を形成したときには、ゲート電極１
８との間には大きな空隙が存在することになるの
で、ゲート電極とオーミツク領域との重なりによ
る逆耐圧の低下を防止すると同時にオーミツク電
極とゲート電極との短絡を防止することができ
る。ゲート電極の材料にTi0.3W0.7を用いた場合、
O2を含んだCF4でプラズマエツチを行なえば制御
性良くTi0.3W0.7のサイドエツチを行なうことが
できる。
オーミツク電極の蒸着は、斜め蒸着を行なうこ
とによりソース電極ゲート電極間の距離を短く、
またソース電極ドレイン電極間の距離を長くし、
ソース抵抗の値を低減すると同時にドレイン耐圧
を増加させることができる。
とによりソース電極ゲート電極間の距離を短く、
またソース電極ドレイン電極間の距離を長くし、
ソース抵抗の値を低減すると同時にドレイン耐圧
を増加させることができる。
なお本発明は、以上説明した実施例に限定され
るものではない。
るものではない。
例えばゲート金属自身への絶縁性化合物形成法
としてはプラズマ陽極酸化法に限定されるもので
はなく、プラズマ酸化法、熱酸化法等による酸化
物膜の形成プラズマ窒化法等による窒化物膜の形
成も可能である。これらは、ゲート電極とする金
属に対して化学的に安定で均一性、電気的絶縁性
等に優れた化合物膜を形成し得る方法を選定すれ
ば本発明の目的を満たすことに他ならず、任意の
方法が可能である。
としてはプラズマ陽極酸化法に限定されるもので
はなく、プラズマ酸化法、熱酸化法等による酸化
物膜の形成プラズマ窒化法等による窒化物膜の形
成も可能である。これらは、ゲート電極とする金
属に対して化学的に安定で均一性、電気的絶縁性
等に優れた化合物膜を形成し得る方法を選定すれ
ば本発明の目的を満たすことに他ならず、任意の
方法が可能である。
さらに本発明においては、半導体材料を何ら制
限するものでなく、実施例の如きGaAsを始めと
して、Si等の単元素半導体やInP等の他の化合物
半導体にあまねく敷し得るものである。シヨツト
キ電極用金属も、それぞれの半導体材料に応じた
高融点材料を選択し得る。オーミツク電極につい
ても同様である。
限するものでなく、実施例の如きGaAsを始めと
して、Si等の単元素半導体やInP等の他の化合物
半導体にあまねく敷し得るものである。シヨツト
キ電極用金属も、それぞれの半導体材料に応じた
高融点材料を選択し得る。オーミツク電極につい
ても同様である。
またゲート電極の側面絶縁化のマスクに用いる
絶縁膜は、SiO2に限らず蒸着できる絶縁膜であ
ればどのようなものでも良い。
絶縁膜は、SiO2に限らず蒸着できる絶縁膜であ
ればどのようなものでも良い。
以上述べたように本発明によるシヨツトキゲー
ト電界効果トランジスタの製造方法では、ゲート
電極とオーミツク領域のイオン注入、オーミツク
電極の形成をすべてセルフアラインメントで行な
うことができ、しかもゲート金属のサイドエツチ
ングによりゲート長が更に短くできるので、良好
なマイクロ波特性と高歩留りが期待でき、その工
業的価値は極めて大きい。
ト電界効果トランジスタの製造方法では、ゲート
電極とオーミツク領域のイオン注入、オーミツク
電極の形成をすべてセルフアラインメントで行な
うことができ、しかもゲート金属のサイドエツチ
ングによりゲート長が更に短くできるので、良好
なマイクロ波特性と高歩留りが期待でき、その工
業的価値は極めて大きい。
第１図、第２図は従来技術によるシヨツトキゲ
ート型電界効果トランジスタの断面図である。 図中、１１は半絶縁性半導体基板、１２は一導
電型動作層、１３はソース電極、１４はドレイン
電極、１５はシヨツトキ電極である。 第３図及び第４図ａ〜Ｈおよび第５図ａ，ｂは
本発明によるシヨツトキゲート型電界効果トラン
ジスタ及びその製造方法の説明図である。（各製
造プロセスの素子構造の断面図である）。 図中、１６は半絶縁性半導体基板、１７は一導
電型動作層、１８は高耐熱性シヨツトキ電極用金
属、１９はレジスト、２０は高キヤリヤ密度オー
ミツク領域、２１は絶縁膜、２２はシヨツトキ金
属自身の表面絶縁化による絶縁膜、２３は窒化
膜、２４はオーミツク金属である。
ート型電界効果トランジスタの断面図である。 図中、１１は半絶縁性半導体基板、１２は一導
電型動作層、１３はソース電極、１４はドレイン
電極、１５はシヨツトキ電極である。 第３図及び第４図ａ〜Ｈおよび第５図ａ，ｂは
本発明によるシヨツトキゲート型電界効果トラン
ジスタ及びその製造方法の説明図である。（各製
造プロセスの素子構造の断面図である）。 図中、１６は半絶縁性半導体基板、１７は一導
電型動作層、１８は高耐熱性シヨツトキ電極用金
属、１９はレジスト、２０は高キヤリヤ密度オー
ミツク領域、２１は絶縁膜、２２はシヨツトキ金
属自身の表面絶縁化による絶縁膜、２３は窒化
膜、２４はオーミツク金属である。
Claims (1)
- １ 半絶縁性半導体基板の表面に形成された動作
層上に高耐熱性の金属からなるシヨツトキ電極を
形成する工程と、該シヨツトキ電極をマスクとし
てオーミツク領域形成のためのイオン注入を行な
う工程と、絶縁膜を全面蒸着する工程と、該絶縁
膜をマスクとし、前記シヨツトキ電極の露出部を
表面絶縁化して側面絶縁膜を形成する工程と、前
記のマスクに用いた絶縁膜を除去する工程と、窒
化シリコン膜を全面に形成する工程と、熱処理す
る工程と、窒化シリコン膜を除去する工程と、前
記シヨツトキ電極の前記側面絶縁膜からの露出部
分をサイドエツチングする工程と、オーミツク金
属を全面に蒸着する工程とを含むことを特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209581A JPS57176774A (en) | 1981-04-23 | 1981-04-23 | Field effect transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6209581A JPS57176774A (en) | 1981-04-23 | 1981-04-23 | Field effect transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176774A JPS57176774A (en) | 1982-10-30 |
| JPS6336149B2 true JPS6336149B2 (ja) | 1988-07-19 |
Family
ID=13190148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6209581A Granted JPS57176774A (en) | 1981-04-23 | 1981-04-23 | Field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176774A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
-
1981
- 1981-04-23 JP JP6209581A patent/JPS57176774A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643768A (en) * | 1979-09-17 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Fet transistor and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176774A (en) | 1982-10-30 |
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