JPS63291476A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するもので、特にセ
ルファライン（自己整合）構造のＦＥＴの製造に使用さ
れる。

〔従来の技術と解決すべき問題点〕

高速性や高周波特性などの点から、近年になってガリウ
ムヒ素（Ｇａ　Ａｓ　）などの化合物半導体からなるデ
バイスが着目されている。そして、このような半導体装
置の基本的な構成要素としてのＭＥＳＦＥＴに関しては
、代表的なものとして耐熱金属ゲート型と、ダミーゲー
ト型の２種が知られている。

第２図はこれら装置の断面図で、同図（ａ＞は耐熱金属
ゲート型のものを示し、同図（ｂ）はダミーゲート型の
ものを示している。同図（ａ＞に示す通り、この構造の
ものでは（３ａ　ＡＳ基板１にｎ＋型のソースおよびド
レイン領域が形成され、これにソースおよびドレイン電
極２，３がオーミック接触している。また、ゲート電極
４は基板１のｎ型のチャネル領域にショットキー接触し
ている。

ダミーゲート型のものについても、第２図（ｂ）に示す
ようにソース電極２およびドレイン電極３がｎ＋型領領
域オーミック接触し、ゲート電極４がｎ型のチャンネル
にショトキ−接触している。

そして、ｎ型のチャネルの両サイドにｎ′型の領域が形
成されている。ところで、このゲートの両サイドのｎ′
型領領域、いわゆる短チヤネル効果を抑止するためのも
のである。すなわち、イオン注入によりｎ　領域の間隔
が狭まると、チャネル領域下のｉ（真性）層基板内を通
してｎ　　Ｉｎ構造の電位バリアを越える基板側リーク
電流が流れ、電流を遮断するゲート電圧が負側にシフト
する短チヤネル効果が顕著とべる。そこで、このような
ｎ′型領領域ゲートの両サイドに設けると、リーク電流
を抑えながらソースとドレインを接近させることが可能
になり、従って素子の微細化が図られる。

〔発明が解決しようとする問題点〕

しかしながら上記の従来方法では、下記の如き問題点が
あった。まず、耐熱金属ゲート型ものではゲート材料が
タングステンシリサイド（ＷＳｉ　＞などに限定されて
しまう。一方、ダミーゲート型のものでは、セルファラ
イン構造とするために３層レジストをマスクとして用い
なければならないため、製造工程が複雑化して生産性が
悪くなる。

特に、第２図（ａ＞に示すｎ′型の領域をゲートの両サ
イドに設けることは、工程的にも難しいものとなる。

そこで本発明は、短チヤネル効果を抑止できるＭＥＳＦ
ＥＴを、簡単な工程で実現することのできる半導体装置
の製造方法を提供することを目的とする。

〔問題点を解決するための手段〕 本出願の第１の発明に係る半導体装置の製造方法は、必
らかしめ活性層が形成された半導体基板上に例えば窒化
シリコンからなる下部絶縁膜および例えば二酸化シリコ
ンからなる上部絶縁膜を順次に形成する第１の工程と、
この上部絶縁膜上にフォトレジスト膜を被着し、パター
ニングによりソースおよびドレイン形成領域の７オトレ
ジスト膜に開孔を形成する第２の工程と、この開孔を介
して上部絶縁膜を等方性エツチングし、ソースおよびド
レイン形成領域における下部絶縁膜を露出さける第３の
工程と、フォトレジスト膜をエツチングで除去した後、
上部絶縁膜をマスクにしたイオン注入により半導体基板
中にソースおよびドレイン領域を形成する第４の工程と
を備えることを特徴とする。

また、本出願の第２の発明に係る半導体装置の製造方法
は、上記第１の発明における第１ないし第４の工程に加
えて、下記の工程を備えることを特徴とする。すなわち
、上部および下部絶縁膜上にフォトレジスト膜を被着し
、パターニングによりソースおよびドレイン電極形成領
域に開孔を形成する第５の工程と、この開孔を介してソ
ースおよびドレイン電極を形成し、フォトレジスト膜を
エツチングで除去する第６の工程と、上部および下部絶
縁膜上並びにソースおよびドレイン電極上にフォトレジ
スト膜を被着し、ゲート形成領域の上部絶縁膜の上面が
露出するまでフォトレジスト膜をエッチバックする第７
の工程と、上部絶縁膜をエツチングして開孔を形成し、
この開孔を介して下部絶縁膜をエツチングし、ゲート形
成領域の半導体基板を露出させる第８の工程と、フォト
レジスト膜をマスクにして上記露出した半導体基板上に
ゲート電極を形成する第９の工程とを備えることを特徴
とする。

〔作用〕

第１の発明に係る半導体装置の製造方法は、以上の通り
に構成されるので、等方性エツチングされた上部絶縁膜
の端部はテーパ状となり、ソースおよびドレイン領域に
比べてより低い濃度のイオン注入を、ゲートの両サイド
で実現することを可能とする。

また、第２の発明に係る半導体装置の製造方法は以上の
通りに構成されるので、第１の発明と同様に作用すると
共に、この上部絶縁層がセルファライン的にゲート電極
を位置決めするように作用する。

〔実施例〕

以下、添付図面の第１図を参照して本発明の一実施例を
説明する。なお、図面の説明において同一の要素には同
一の符号を付し、重複する説明を省略する。

第１図は実施例方法を説明するための、製造工程別素子
断面図である。まず、例えば半絶縁性のＧａ　Ａｓから
なる半導体基板１に１μｍ程度の厚さで第１のフォトレ
ジスト膜２を塗布し、パターニングによってＭＥＳＦＥ
Ｔの形成領域に開孔３を形成する。そして、例えばシリ
コン（Ｓｉ　）をイオン注入してｎ型の活性層４を形成
する（同図（ａ）図示）。

次いで、このフォトレジスト膜２を有機溶剤の如きエッ
チャントで除去し、そこに下部絶縁膜５および上部絶縁
膜６を順次形成する（同図（ｂ）図示）。ここで、下部
絶縁膜５としては例えばプラズマＣＶＤ法による窒化シ
リコン（Ｓｉ　Ｎ＞膜を用いることができ、その厚さは
例えば１５００程度とすればよい。また、上部絶縁膜６
としては例えばスパッタ法による二酸化シリコン次いで
、全面にフォトレジスト膜７を例えば１μｍ程度の厚さ
で塗布したのち、パターニングによってソースおよびド
レイン形成領域に開孔３３゜３Ｄを形成する（同図（Ｃ
）図示）。そして、開孔３３，３Ｄを介して例えばフッ
化水素（ｔ−ＩＦ＞系のウェットエッチャントで等方性
エツチングすると、同図（ｄ）に示す構造となる。すな
わち、ソースおよびドレイン形成領域の下部絶縁膜５が
露出し、その周囲の上部絶縁膜６の端部がテーパ状とな
る。

次いで、フォトレジスト膜７を有機溶剤でエツチングす
ると同図（ｅ）の構造となるので、この上部絶縁膜６を
マスクにしてソースおよびドレイン領域８３．８Ｄを例
えばシリコンイオン注入により形成する。このようにす
ると、ｎ＋型のソースおよびドレイン領域８３．８Ｄが
半導体基板１中に形成されるが、ここで注目すべきはそ
の端部の形状である。すなわち、同図（ｆ）に記号Ａ１
゜Ａ２で示すように、ゲート形成領域の上部絶縁膜６の
両サイドはテーパ状になっているため、ソースおよびド
レイン領域８３．８Ｄの端部もこれに対応するテーパ状
になっている。従って、上記の製造工程を用いれば、短
チヤネル効果を抑止するためのゲート両サイドの不純物
層が、極めて容易に形成できる。そして、このソースお
よびドレイン領域８３．８Ｄの端部のテーパ形状は、上
部絶縁膜６の厚さとそのエツチング量を制御するだけで
特定することが可能である。

上記のような工程を経た後に、第１図（ｇ）に図示する
工程を実行する。すなわち、ゲート形成領域以外の上部
絶縁膜６を例えばＨＦ系エッチャントで除去したのち、
全面にフォトレジスト膜９を塗布する。そして、パター
ニングによりソースおよびドレイン電極の形成領域に開
孔３ＳＭ。

３ＤＭを形成しく同図（ｑ）図示）、この開孔３ＳＭ、
３ＤＭを介して下部絶縁膜５をエツチングする（同図（
Ｃ１＞図示）。なお、このエツチングには例えばＣＦ４
のプラズマを用いればよく、これによって半導体基板１
の表面が露出する。

次いで、全面にオーミック接触電極材料１０をスパッタ
法あるいは真空蒸着法で形成しく同図（１）図示）、フ
ォトレジスト膜９のエツチングにより不要部分の電極材
料１０をリフトオフすると、同図（ｊ＞に示す構造が得
られる。しかる後、全面にフォトレジスト膜１１を塗布
しく同図（ｋ）図示）、エッチバックによって上部絶縁
膜６の上面を露出させる（同図（１）図示）。なあ、こ
のレジスト膜１１のエッチバックは、例えばエンドポイ
ントディテクタによって上部絶縁膜６の上面をモニタし
ながら行なう。

次いで、たとえばＨＦ系のエッチャントで上部絶縁膜６
を除去した後（同図（ｍ＞に図示）、例えばＣＦ４のプ
ラズマによって下部絶縁膜５を除去すると、同図（ｎ＞
の構造とすることができる。

そこで、全面にショットキー接触電極材料１２をスパッ
タ法あるいは真空蒸着法で被着すると、セルファライン
的にゲート電極１２が位置決めされる（同図（０）に図
示）。しかる復、フォトレジスト膜１１のエツチングに
より不要部分の電極材料１２を除去すると、第１図（ｐ
）に示す如きＭＥＳＦＥＴが完成する。

以上の製造工程において注目すべきことは、次の２点で
ある。第１は、ゲート電極の位置決めが上部絶縁膜６に
よる開孔を介して、セルファライン的になされることで
ある。従って、素子の微細化や高歩留りが図られる。第
２は、ゲート電極の材料１２にタングステンシリサイド
のような耐熱金属を用いる必要がないことである。具体
的には、本実施例ではジョツキ−接触用の下層のチタン
（Ｔｉ　＞と、バリアメタルとしての中間層のプラチナ
（Ｐｔ　）と、オーミック接触用の上層の金（Ａｌｌ　
＞からなる３層構造のものを用いることができる。

本発明は上記実施例のものに限定されることなく、種々
の変形が可能である。

例えば、各工程の条件などは必要に応じて適宜に変更す
ることが可能である。また、半導体基板はＧａ　Ａｓ等
の化合物半導体に限られるものではなく、３ｉなどでお
ってもよい。

〔発明の効果〕

以上、詳細に説明した通り、本出願の第１の発明によれ
ば、等方性エツチングされた上部絶縁膜の端部はテーパ
状となり、ソースおよびドレイン領域に比べてより低い
濃度のイオン注入をゲートの両サイドで可能とするので
、短チヤネル効果を抑止できるＭＥＳＦＥＴを、簡単な
工程で実現することができる。

また、本出願の第２の発明によれば、第１の発明に加え
て、前述の上部絶縁層がセルファライン的にゲート電極
を位置決めするので、簡単な工程によって素子の微細化
と高歩留り化を達成することかできる。

【図面の簡単な説明】

第１図は本発明の実施例方法を説明する製造工程別の素
子断面図、第２図は従来装置の断面図である。 １・・・半導体（Ｇａ　ＡＳ　）基板、２．７．９．１
１・・・フォトレジスト膜、４・・・活性層、５・・・
下部絶縁膜（窒化シリコン膜）、６・・・上部絶縁膜（
二酸化シリコン膜）、８Ｓ・・・ソース領域、８Ｄ・・
・ドレイン領域、１０・・・オーミック接触電極材料、
１２・・・ショットキー接触電極材料。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹第　　２　　図 本発ザ 第 の １図 本発 第 ｓｓ　　　　　　　８Ｄ 明の製造工１７ １図

Claims (1)

1. 【特許請求の範囲】 １、あらかじめ活性層が形成された半導体基板上に下部
   絶縁膜および上部絶縁膜を順次に形成する第１の工程と
   、 前記上部絶縁膜上にフォトレジスト膜を被着し、パター
   ニングによりソースおよびドレイン形成領域の前記フォ
   トレジスト膜に開孔を形成する第２の工程と、 前記開孔を介して前記上部絶縁膜を等方性エッチングし
   、前記ソースおよびドレイン形成領域における前記下部
   絶縁膜を露出させる第３の工程と、前記フォトレジスト
   膜をエッチングで除去した後、前記上部絶縁膜をマスク
   にしたイオン注入により前記半導体基板中にソースおよ
   びドレイン領域を形成する第４の工程と を備えることを特徴とする半導体装置の製造方法。 ２、前記下部絶縁膜は窒化シリコン膜であり、前記上部
   絶縁膜は二酸化シリコン膜である特許請求の範囲第１項
   記載の半導体装置の製造方法。 ３、あらかじめ活性層が形成された半導体基板上に下部
   絶縁膜および上部絶縁膜を順次に形成する第１の工程と
   、 前記上部絶縁膜上にフォトレジスト膜を被着し、パター
   ニングによりソースおよびドレイン形成領域の前記フォ
   トレジスト膜に開孔を形成する第２の工程と、 前記開孔を介して前記上部絶縁膜を等方性エッチングし
   、前記ソースおよびドレイン形成領域における前記下部
   絶縁膜を露出させる第３の工程と、前記フォトレジスト
   膜をエッチングで除去した後、前記上部絶縁膜をマスク
   にしたイオン注入により前記半導体基板中にソースおよ
   びドレイン領域を形成する第４の工程と、 前記上部および下部絶縁膜上にフォトレジスト膜を被着
   し、パターニングによりソースおよびドレイン電極形成
   領域に開孔を形成する第５の工程と、 前記開孔を介してソースおよびドレイン電極を形成し、
   前記フォトレジスト膜をエッチングで除去する第６の工
   程と、 前記上部および下部絶縁膜上並びにソースおよびドレイ
   ン電極上にフォトレジスト膜を被着し、ゲート形成領域
   の前記上部絶縁膜の上面が露出するまで前記フォトレジ
   スト膜をエッチバックする第７の工程と、 前記上部絶縁膜をエッチングして開孔を形成し、この開
   孔を介して前記下部絶縁膜をエッチングし、前記ゲート
   形成領域の半導体基板を露出させる第８の工程と、 前記フォトレジスト膜をマスクにして前記露出した半導
   体基板上にゲート電極を形成する第９の工程と を備えることを特徴とする半導体装置の製造方法。 ４、前記下部絶縁膜は窒化シリコン膜であり、前記上部
   絶縁膜は二酸化シリコン膜である特許請求の範囲第３項
   記載の半導体装置の製造方法。 ５、前記ゲート電極は前記半導体基板にショットキー接
   触している特許請求の範囲第３項記載の半導体装置の製
   造方法。