JPH021136A - ３−ｖ族デバイス用の誘電キャップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り危工立…月±ヱ 本発明はＩＩＩ−Ｖ族半導体デバイス、例えばＧａＡｓ
デバイスに関し、更には、処理中の■−■族ウェハーの
表面を保護するための改良された誘電キャップに関する
。

１【股挟韮 ■−■族ＦＥＴ　（電界効果トランジスタ）デバイス、
特にＧａＡｓ　　ＦＥＴ５の従来の製造においては、位
置すわせマークが半導体基板にエッチングされた。マス
クがマークに合わせられて、（減少モードデバイス又は
増加モードデバイスのどちらかについて）注入が実行さ
れる。注入マスクは通常、フオトレジスとであり、注入
後に取り除かれる。新しいマスクがマークに合わせられ
、第２の注入（増加又は減少）が実行される。

このアプローチに伴う問題は、どちらか一方のマークの
配置の間にミスアラインメントが起こりうろことである
。これは、ポテンシャルミスアラインメンＩ−（ｐｏｔ
ｃｎＬｉａｌ　ｉ＊１ｓａｌｉＨｎＩＩＩｅｎＬ）に適
応するために、ゲートに対する大部分の重置を必要とも
する。

第２に、１つのマークを取り除き、次のマークを付ける
処理は、ＧａＡｓ表面の汚染を許してしまう。このよう
な汚染は粗末なトランジスタオペレーション又は早い時
期でのデバイスの故障をもたらしうる。

アニーリングの間、ガリウム又はヒ素の損失を防ぐため
に、しばしば、シリコン窒化物がキャッピングレーヤー
（ｃａｐｐｉｎｇ　１ａｙｅｒ）として使用される。

しかし、それはこのようなオペレーションの間にだけ使
用され、メタライゼーション（ｍｅｔａｌｌｉｚａＬｉ
ｏｎ）の前に除去される。その時、メタライゼーション
ラインが基板の表面上を走っている。

このような■−■族半導体表を汚染から保護するための
手段は同時にミスアラインメント問題を避け、多くのマ
スキングステップを減らずことを要求される。

１匪立且Ｉ 本発明に従って、■−■族半導体表面に厚い誘電層が与
えられている。一つの実施例では、誘電層が窒素／酸素
の合成物層から成る０例えば、比較的薄いシリコン窒化
物層のレーヤーが基板上に形成され、その上に厚い二酸
化シリコン層が形成される。

その誘電層はイオン注入の間、良好なアブソーバ−とし
て［有］き、それによって基板を望ましくない位置にあ
るイオンから遮蔽する。更に、誘電層はアラインメント
マークの適切なコントラストを提供し、それによって、
ゲート領域の量を減じ、さもなくば、起り得るミスアラ
イメントを補うことを必要とされる。また、マスキング
ステップの数の減少をも達成される。

本発明の誘電層は表面に保護を与える。それは処理の間
、表面を清浄に保つばかりでなく、アニーリングの間、
キャップを与え、チャンネルとソース及びドレインフォ
ーメーション（ｄｒａｉｎ　ｒｏｒａａＬｉｏｎ）の注
入マスクとして働き、基板表面との相互連結を断つ。

１ＩＬｊ阻引鞭声 図面を参照すると、同じ要素には同じ参照番号が付され
ている。誘電Ｉｒ！１１０が■−ｖ族牛導体ウェハー１
４の表面１２上に形成されている。以下の記載は１キに
ガリウＪ、１−ヒｆｆ１（ＧａＡｓ）デバイスに閃する
ものだが、他のＩ■−Ｖ族デバイスにも適するものであ
る。更に、特にいわゆる電界効果トランジスタ（ＦＥＴ
Ｓ）の類のデバイスについて論じられる。ＦＥＴ５は減
少及び増加モードデバイスから成り、各々がゲートによ
って接続されたチャンネル領域によって分離されたソー
ス及びドレイン領域から成る。しかし、本発明が示すこ
とには、表面汚染及び／又はミスアラインメントが関係
する他のデバイスにも３１８！含する。

Ｇ　ａへＳ基板１４は典型的には、ドープされない又は
クロムドープされたガリウム−ヒ素によって得られる半
絶縁性Ｇ　ａ　Ａ　ｓから成る。しかし、本発明の実行
には、他の絶縁、半絶縁又は、半導体の■−■族基板が
用いられてもよい。

第１図に見られるように、誘電ＦＪ１０は好適にはシリ
コン窒化物の比較的薄い［１０ａから成り、その上にシ
リコン酸化物の比較的厚いＪｌｌｌｏｂが形成されてい
る。Ｓ　ｉｓＮ　ｎｆｉｌｏａの存在はＧ　ａ　Ａ　ｓ
表面１２からのガリウム又はヒ素の外方拡散を防ぐ、５
ｉ０２眉１０ｂの存在はイオン注入の間、ＧａＡｓ面へ
のイオンの浸透を防ぎ、位置合わせマークに適切なコン
トラストを与える。

シリコン窒化物Ｊ１１０ａは約１００乃至１．０００人
の厚さに形成される。下限は厚い方の層に関するピンホ
ール・フォーメーション（ｐｉｒ＋ｂｏｌｅ　ｆｏｒ−
ｍａｔｉｏｎ）を防ぐことの要求により制限される。

それはガリウムの拡散を許すが、一方、上限は厚い方の
層に関するストレス（５ｔｒｅｓｓ　）によって制限さ
れる。好適には、シリコン窒化物の層１０ａの厚さは約
３００乃至５００人である。

シリコン窒化′物層１０ａはシラン（５ｉｌａｎｅ）　
／アンモニアのプラズマ化学蒸気蒸着（ＣＶＤ）によっ
て、都合よく形成されるが、他の周知の蒸着処理が使用
されてもよい、プラズマ蒸着範囲の温度は約２００℃乃
至６００℃である。下限はストレスとフィルム品質を制
御する必要によって制限され、それは低温で下がる、一
方、上限は基板分解によって制限される。好適には、Ｃ
ｖＤ蒸着は約３８０℃で実行される。

シリコン酸化物層１０ｂは約１．０００乃至７，０００
人の厚さに形成され、好適には約３，５００人の厚さで
ある。有利なことに、その層はシリコン窒化物Ｊ１１０
ａをデポジットするのに用いたプラズマ装置でデポジッ
トされる。都合のよいことに同じデポジション温度が用
いられる。デポジション反応はシラン／亜酸化窒素のＣ
ＶＤによる。

シリコン酸化物層１０ｂはガリウム−ヒ素のイオン注入
処理で用いられるイオンを止めるだけの厚さがあるべき
である。その最大の厚さは下の層にわたるエッチングの
経済性と基板メタライゼーションのステップ範囲によっ
て制限される。

合成［１０はシリコン窒化物１０ａのみから成ってもよ
いが、約１，０００Å以上の厚さでストレスに関する問
題が生じる。これらのストレスはシリコン窒化物とガリ
ウム−ヒ累の熱膨張係数の不適当な組合わせによって生
じる。

代わりに、誘電層１０はシリコン酸化物だけから成って
もよく、或は、実際は適切な誘電材の如何なるものでも
よい、一方、シリコン窒化物とシリコン酸化物は良好な
特性の材料なので、それらは好ましい、実際、別め実施
例では、誘電ＦＩＩＯはシリコンオキシニトライド（ｏ
ｘｙｎｉｔｒｉｄｅ）　（混合物から成る）のような複
合材料から成ってもよく、それはシリコン酸化物とシリ
コン窒化物の好特性を合わせもっている。しかし、上記
の理由から誘電層１０は最も好ましくはシリコン窒化物
の第１１ｊｌｏａとシリコン酸化物の第２層１０ｂを合
わせもった複？ｒ構造から成る。

誘′１１層１０の部分は下に横たわる半導体面１２の対
応する部分を露出するためにエッチされる。

エッチングは適切なパターンにされたレジスト層（図示
せず）を介して、在来の処理によって実行される。

典型的には、酸化物ｍｔｏｂを介して部分的にエッチす
るためにドライプラズマエッチが用いられる。ドライエ
ッチは周知のＣｚ　Ｆ　ｓ　＋　ＣＨＦ　３＋０２シス
デムでよい、それは異方性エッチング液である。ドライ
プラズマエッチはウェットエッチが続き、それは自然に
シリコン窒化物／シリコン酸化物境界面１６で止まる。

このようなエッチング液の例はバッフアート（ｂｕｆｆ
ｅｒｅｄ）ＩＩ　Ｆである。最後に、シリコン窒化物ｊ
！ｆｆ１ｏａをエッチするのに第２のエッチが用いられ
、ガリウム−ヒ素／シリコン窒化物の境界面１２に止ま
る。このような第２エッチング液の例は熱いリン酸であ
る。

ドライプラズマエッチは酸化物Ｗ１０Ｌ＋にテーパー状
の傾斜を有する開孔１８を作る。前記の処理は半導体面
トｔ＃′露出部分にフッ素樹脂を残すことを避ける。そ
れはドライプラズマエッチだけの使用から生じる。どち
らのウェットエッチも高い選択性があり、エッチはただ
、おのおの酸化物又は窒化物である。

代わりに、ガリウム−ヒ素層にドライエッチを完全に行
い、次に、フッ素樹脂を除くことが可能である。この点
で、第２図のように、パターン化されたマスク２０が注
入のためにウェハー上に形成される。用いられたマスク
２０は、パターン化されたフォトレジストの層のような
在来のもので、第１のイオン注入を望まないような領域
に残される０位置合わせマーク（図示せず）がマスクを
並べるために従来のように用いられる。

その位ｒ！！、合わせマークは、誘電Ｎ１０にエッチさ
れた単なる模様である０層の厚さはアライナ−（前記し
た）に最適なコントラストを与えるように選ばれる０位
置合わせマークは層１０にエッチされたイオン注入パタ
ーンの一部である。

マスクは、マスク上の同じパターンを直接位置合わせマ
ーク上に置くことでウェハーに並べられる。誘電層内に
開孔を並べることは非常に一般的なことである。典型的
なＧａＡＩＩＩ処理において、位Ｆ　＠わせマークは基
板に模様をエッチングするか、又は、フィルム（通常は
金属）をデボジッ？−Ｌ、次にフィルムに模様付けする
かのいずれかで作られる。しかし、これらの方法のどち
らも、余分なマスキングステップを必要とする。

連続するイオン注入を用いて、次に減少モード及び増加
モードデバイスが形成される。

矢印２２で示された第１注入がＧ　ａ　Ａ　ｓ基板１４
に減少モード領域２４を形成する。従来のようにシリコ
ン又はセレニウムのような種類のイオンがイオン注入に
用いられる。シリコンの場き、約ＩＱ１１乃至１０１Ｓ
イオンＣ１″の不純物量を提供するために約２５乃至２
００ｋｅ　Ｖの注入エネルギー範囲で注入が行われる０
例えば、約４０ｋｅＶのエネルギーで約４Ｘ１０”イオ
ンａｍ−”のシリコン注入が好適に用いられ名。

７オトレジストマスク２０が除かれ、第２の注入が合成
層１０内の全ての開花に実行される。

第３図に示されるように、第２注入がＧａＡｓ基板１４
内の増加モード領域２６に形成される０、従来のように
シリコン又はセレニウムといった種類のイオンが再びイ
オン注入のために用いられる。注入は実質的に上記と同
じ範囲で実行されるが、減少モード領域のもののほぼ半
分の量を得るような条件の下で行われる０例えば、約４
０ｋｅＶのエネルギーで約２　Ｘ　１０１２イオンＣ請
−２のシリコン注入が好適に用いられる。

増加注入−川が減少注入■よりも小さいので、減少デバ
イスは増加デバイスのオーバードーピング（ｏｖｅｒ−
ｄｏｐｉＢ　）によって作り出される。

誘電層１０は、通常、増加モードデバイスのフォーメー
ションに関するフォトレジストステップの除去をコミ容
し、処理コストと汚染ポテンシャルの双方を減じる。

もし、追加のしきい電圧が必要ならば、減少注入に傾度
した方法で追加のマスキング及び注入が実行される。ｒ
ＩチャンネルＦＥＴ５が特に前記されたが、本発明の教
示するものはｐタイプ注入イオンのマグネシウム又はベ
リリウムを用いる。ρチャンネルＦ　Ｅ　’１’　ｓに
も適用できる。

全ての場会、イオン注入のためのパラメータは在来のも
のであり、フォトレジストの特質、フォトレジストの組
成及びそのｊ７さである。

処理は５減少モード領域２４内のソース２８とドレイン
３０の領域の形成と、増加モード領域２６内のソース３
２とドレイン３４の領域の形成を続ける。

そしてまた、誘電層１０のために、これらの領域を形成
するのに従来の処理が必要とした如何なる追加のマスキ
ングステップも必要としない。

ゲート３６．３８は各々、減少モード２４と増加モード
２６の各チャンネル領域４０．４２に接続するように形
成される。

次に、従来技術で行われているようにソースとドレイン
領域及びゲートとの接続（図示せず）が形成され、その
接続への相互接続が形成される。誘電層１０は相互接続
に半導体ウェハー面１２との接続をさせないための容易
なアプローチを提供する。

第４図は４１１互接続を半Ｓ＃ウェハー１２から分離す
るための誘電ＮＪｉｏの使用を示している。特に、シリ
コン酸化物、シリコン窒化物又はポリイミド（ｐｏｌｙ
ｉ、ｗｉｄｅ）のような誘電物質から成る中間［４４が
従来のようにゲートメタル３８の一部を露出する開花４
６を形成するようにデポジットされ、模様付される。下
に横たわるゲート金属３８の一部を接続するために、従
来のように相互接続メタル４８がデポジットされ、模様
付される。

従来技術のアプローチと対照的に、本発明の誘電［１０
は処理の同じゆう回路のフィールド領域（非トランジス
タ）に残っている。能動素子（１−ランジスタ及びダイ
オード）は実際に基板１４の表面ＩＺに接触する唯一の
回路要素である。

基板１４の表面１２には相互接続線はない。

本発明の誘電層１０によって提供された利点は、減少し
た処理の複雑さ、改善されたノイズマージン（ｎｏｉｓ
ｅ　ｍａｒｇｉｎ　）及びより良いデバイスマツチング
である。誘″：ｒ！ｈ層１０は表面状態密度を安定にす
ることによって、どこでも、制御された表面ボテン、シ
ャルを可能にする。相互接続キャパシタンスとクロスト
ークが減じられる。なぜならば、誘電層１０がメタライ
ゼーションを基板１４の表面１２から離すからである。

光導電効果及び導線間の漏電でゲートメンタル３８の間
又は第１メタル相互接続導線４８間のものは絶縁する誘
電層１０によって除去される。パックゲーティング（ｂ
ａｃｋｇａｔｉｎｇ＞には重要な考慮事項である局部基
板バイアスは、相互接）ｔ！尋［４８がｉｉ！接基板基
板１４上いときは、相互接続導線によっては制御されな
い。

誘電Ｍ！ＩｌＯが増加及び減少モードデバイストラック
の幅の注入マスクのような能動トランジスタ領域を限定
するため番ご使用されるので、それらの幅がその同じマ
スクによって限定される。マスキングステップ又はソー
ス及びドレイン注入のクリティカルアラインメントのな
いことが必要である。なぜならば、誘電層１０もまた、
その注入に対する注入ストッパとして働くからである。

動ｆヤ速と回路密度のどちらも増加され得るので、本発
明の教示することを使用することにより、ｆｆｉ複が著
しい減じられる。

ここに開示した■−ｖ族半導体表面の誘電層の形成は横
たわる半導体表面を汚染から保護する方法を得、また、
イオン注入に対するマスクを提供する方法を得ることが
期待される。誘電層はまた、アニーリングの間、ガリウ
ム又はヒ素の損失を防ぐためのキャップとしての役もす
る。

このようにして■−■族デバイスに対する誘電層が提供
された。誘電層は好適には半導体表面を保二（するため
のシリコン窒化物とシリコン酸化物のな成層からなって
いる。

本発明の範囲から出ることなく、様々な変更が可能であ
ろうが、これら全ての変更は特許請求の範囲に入るもの
と考えられる。

【図面の簡単な説明】

第１乃至３図は、■−ｖ族デバイスの工程の一部を示す
Ｉｔｌｉ面図で、本発明の誘電層の使用を示している。 第１１図は第１乃至は３図に垂直な断面図で、半導基板
からの相互接続層の分離を示している。 上５口しチ９」ＩｎＪＩ ｌＯ・・・・・・・・・・・・・・・・・誘電層１４・
・・・・・・・・・・・・・・・・Ｇ　ｎ　Ａ　ｓ基板
１８・・・・・・・・・・・・・・・・・開孔２８．３
２・・・・・・・・ソース ３０．３４・・・・・・・・　ドレイン３６．３８・・
・・・・・・ゲート ４８・・・・・・・・・・・・・・・・・相互接続メタ
ルｆＧ　ＨＴ出願人　　バイテッセ・セミコンダクタ・
コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、III−Ｖ族半導体デバイス用の誘電層であって、前
   記デバイスから成るIII−Ｖ族材の主表面上に形成され
   た少なくとも１つの誘電材料の層から成り、該層は処理
   中適所にあり、注入マスク、キャップレーヤー及びメタ
   ライゼーション絶縁体の組合わせとしての役をするとこ
   ろの誘電層。 ２、下に敷いた前記半導体表面の一部を露出して、前記
   表面に前記デバイスの形成を可能にするために形成され
   た開孔を有する請求項１記載の誘電層。 ３、前記半導体材がガリウム−ヒ素から成る請求項１記
   載の誘電層。 ４、シリコン窒化物と二酸化シリコンの層から成る請求
   項１記載の誘電層。 ５、前記主表面上に形成されたシリコン・オキシニトラ
   イドの層から成る請求項４記載の誘電層。 ６、前記主表面上に形成され、二酸化シリコンの第２の
   層によって覆われたシリコン窒化物の第１の層を有する
   請求項４記載の誘電層。 ７、シリコン窒化物の前記層が約１００乃至１，０００
   Åの厚さに形成され、二酸化シリコンの前記層がシリコ
   ン窒化物の前記層の上に厚さ約 １，０００乃至７，０００Åで形成されるところの請求
   項６記載の誘電層。 ８、シリコン窒化物の前記層が約３００乃至５００Åの
   厚さで形成されるところの請求項７記載の誘電層。 ９、二酸化シリコンの前記層が約３，５００Åの厚さに
   形成されるところの請求項７記載の誘電層。 １０、III−Ｖ族半導体基板の主表面上に形成された複
   数のIII−Ｖ族半導体集積回路要素であって、該要素が
   ソース及びドレイン領域そしてゲートに対するメタライ
   ゼーションで、ゲートによって接続されたチャンネル領
   域によって分離されたソース及びドレイン領域から成る
   デバイスを有し、更に、前記基板上に形成された誘電層
   を有し、前記デバイスを形成する模様付けされた領域を
   有し、処理の間、前記誘電層が適所に維持され、注入マ
   スク、キャップレーヤー及びメタライゼーション絶縁物
   として働くところの集積回路要素。 １１、前記半導体材がガリウム−ヒ素から成るところの
   請求項１０記載の回路要素。 １２、シリコン窒化物及び二酸化シリコンの合成層から
   成る請求項１０記載の回路要素。 １３、前記主表面上に形成されたシリコン・オキシニト
   ライドの層から成る請求項１２記載の回路要素。 １４、前記主表面上に形成され、二酸化シリコンの第２
   の層で覆われたシリコン窒化物の第１の層から成る請求
   項１２記載の回路要素。 １５、シリコン窒化物の前記層が約１００乃至１，００
   ０Åの厚さに形成され、前記二酸化シリコンの層が前記
   シリコン窒化物の層の上に約１，０００乃至７，０００
   Åの厚さに形成された請求項１４記載の回路要素。 １６、シリコン窒化物の前記層が約３００乃至５００Å
   の厚さに形成され、二酸化シリコンの前記層が約３，５
   ００Åの厚さに形成されるところの請求項１５記載の回
   路要素。 １７、III−Ｖ族半導体デバイスに使用され、合成誘電
   層を形成する工程から成り、III−Ｖ族半導体材の主表
   面を保護するための方法であって、 （ａ）前記半導体表面上に誘電材料の層を形成する工程
   、 （ｂ）前記デバイスの形成のために下に敷いた前記半導
   体表面の部分を露出するように前 記合成誘電層に開孔を形成し、次の処理の 間、前記誘電層が適所に維持される工程、 とから成る方法。 １８、前記半導体材料がガリウム−ヒ素から成る請求項
   １７記載の方法。 １９、前記誘電層がシリコン・オキシニトライドから成
   る請求項１７記載の方法。 ２０、前記誘電層が前記基板上に形成されたシリコン窒
   化物の第１の層と該層の上に形成された二酸化シリコン
   の第２の層との合成層から成る請求項１７記載の方法。 ２１、シリコン窒化物の前記第１の層が約１００乃至１
   ，０００Åの厚さに形成され、二酸化シリコンの前記層
   が約１，０００乃至７，０００Åの厚さに形成される請
   求項２０記載の方法。 ２２、シリコン窒化物の前記第１の層が約３００乃至５
   ００Åの厚さに形成される請求項２１記載の方法。 ２３、二酸化シリコンの前記層が約３，５００Åの厚さ
   に形成される請求項２１記載の方法。 ２４、III−Ｖ族半導体材料から成るIII−Ｖ族半導体デ
   バイスを製造する方法であって、 （ａ）前記半導体材料の主表面上形成されるシリコン窒
   化物の第１の層と該層の上に形成 される二酸化シリコンの第２の層とからな る合成誘電層を形成する工程、 （ｂ）前記半導体表面の一部を露出するために、前記合
   成誘電層の一部をエッチングする工 程、 （ｃ）露出部分の第２のグループを限定するために、前
   記露出部分の第１のグループ上に 第１マスクを形成する工程、 （ｄ）与えられた伝導率の第１のイオンを前記の露出部
   分の第２のグループに注入する工 程、 （ｅ）前記第１マスクを除去する工程、 （ｆ）前記露出部分の第１のグループにより高いドーピ
   ングレベルを形成するために、前 記露出部分の第１のグループに同じ伝導率 の第２のイオンを注入する工程、 とから成る方法。 ２５、前記半導体材料がガリウム−ヒ素から成る請求項
   ２４記載の方法。 ２６、前記シリコン窒化物の第１の層が約１００乃至１
   ，０００Åの厚さに形成され、前記二酸化シリコンの第
   ２の層が約１，０００乃至７，０００Åの厚さに形成さ
   れる請求項２４記載の方法。 ２７、前記シリコン窒化物の第１の層が約３００乃至５
   ００Åの厚さに形成され、二酸化シリコンの前記層が３
   ５００Åの厚さに形成される請求項２６記載の方法。 ２８、前記合成誘電層が以下の工程でエッチされる請求
   項２４記載の方法、 （ａ）ドライエッチによりニ酸化シリコンの前記第２の
   層の部分を部分的にエッチングす る工程、 （ｂ）下に敷いたシリコン窒化物の前記第１の層の部分
   を露出するために二酸化シリコン を選択するウェットエッチによって、二酸 化シリコンの前記第２の層の前記部分を完 全にエッチングする工程、 （ｃ）下に敷いた前記半導体基板の部分を露出するため
   に、シリコン窒化物を選択するウェットエッチによって
   、下に敷いたシリコン 窒化物の第１の層の部分を完全にエッチン グする工程。 ２９、前記第１のイオン種がシリコン又はセレニウムか
   ら成り、減少モードデバイスを形成するために使用され
   、約２５乃至２００ｋｅＶのエネルギーで約１０＾１＾
   １乃至１０＾１＾５のドーピングレベルに注入されると
   ころの請求項２４記載の方法。 ３０、前記第２のイオン種がシリコン又はセレニウムか
   ら成り、増加モードデバイスを形成するために使用され
   、約２５乃至２００ｋｅＶのエネルギーで約１０＾１＾
   １乃至１０＾１＾５のドーピングレベル及び前記第１の
   イオン種のドーピングレベルの約半分に注入されるとこ
   ろの請求項２４記載の方法。 ３１、更に、露出部分のグループ上に第２マスクを形成
   する工程、露出部分の別のグループに与えられた伝導率
   のイオン種を注入する工程及び第３のデバイスタイプを
   形成するために前記第２マスクを除く工程とを有して成
   る請求項２４記載の方法。