JPS58145158A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPS58145158A JPS58145158A JP2674782A JP2674782A JPS58145158A JP S58145158 A JPS58145158 A JP S58145158A JP 2674782 A JP2674782 A JP 2674782A JP 2674782 A JP2674782 A JP 2674782A JP S58145158 A JPS58145158 A JP S58145158A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術性＃ＲＪ
この発明は、マイクロＶ鎖酸で良好な動作特性をもつ接
合形電界効果トランジスタ及びその製造方法に関する。
合形電界効果トランジスタ及びその製造方法に関する。
マイクロ波領域１で良好な動作をする電界効果トランジ
スタとして従来から化付物半導体、％にガリウム抽水（
ＧａＡｓ ）を用いたジョツキゲート型電界効果トラン
ジスタ（ＭＥｓＦＥＴ）がもっばら用いられている。こ
の理由はいくつかの種類の化合物半導体がシリコン（ｓ
ｌ）！−較べて＾らいキャリヤ移ｉＩＩ］度を期待でき
、茜周波高速化に通することにあり、またＭＥＳＮＥＴ
の形成が比較的容易であることｌ−ある。
スタとして従来から化付物半導体、％にガリウム抽水（
ＧａＡｓ ）を用いたジョツキゲート型電界効果トラン
ジスタ（ＭＥｓＦＥＴ）がもっばら用いられている。こ
の理由はいくつかの種類の化合物半導体がシリコン（ｓ
ｌ）！−較べて＾らいキャリヤ移ｉＩＩ］度を期待でき
、茜周波高速化に通することにあり、またＭＥＳＮＥＴ
の形成が比較的容易であることｌ−ある。
しかしＭＢｓＦ・ＦｉＴはサージ等の過電圧に対して極
端Ｃ弱く、製造時及び檎々の回路に適用する場合Ｃ−帷
心のａ、ｔを要している。この欠点は往々にして製造歩
留りを低下し、回路調整を繁雑にし、調説時間を増大さ
せる。又ＭＢＳＦＩＣＴを含む回路を実用に供する場合
１−も過電圧による素子破壊の恐れが強く、保画回路素
子を併用する等してＭＦｉＳＦＥＴの破壊に対する防御
手段を施しているが、信頼性に対する不安は強い。
端Ｃ弱く、製造時及び檎々の回路に適用する場合Ｃ−帷
心のａ、ｔを要している。この欠点は往々にして製造歩
留りを低下し、回路調整を繁雑にし、調説時間を増大さ
せる。又ＭＢＳＦＩＣＴを含む回路を実用に供する場合
１−も過電圧による素子破壊の恐れが強く、保画回路素
子を併用する等してＭＦｉＳＦＥＴの破壊に対する防御
手段を施しているが、信頼性に対する不安は強い。
これに対１．ｐｎ接合′ｍｔ界効果トランジスタはサー
ジ等電気的ショック１″−は強いが、マイクロ波領域で
艮好な動作特性を得るためにはゲート長を１μｍ９下の
微細に加工する必懺がある。ε１１で用いられて来た従
来構造を、化合物半纏体を用いた高周波高速用接合型ト
ランジスタ５二適用しようとすると、ゲート構造の微細
化に伴なうゲート抵抗の増大が著しく、マイクロ波領域
蓄二おいて良好゛な動作特性をボすトランジスタを得さ
せない。
ジ等電気的ショック１″−は強いが、マイクロ波領域で
艮好な動作特性を得るためにはゲート長を１μｍ９下の
微細に加工する必懺がある。ε１１で用いられて来た従
来構造を、化合物半纏体を用いた高周波高速用接合型ト
ランジスタ５二適用しようとすると、ゲート構造の微細
化に伴なうゲート抵抗の増大が著しく、マイクロ波領域
蓄二おいて良好゛な動作特性をボすトランジスタを得さ
せない。
この発明は上記の欠点を除去するもので、ゲート構造が
歇卸１でかつゲート領域寸法とゲート電極金網寸法を近
似させることＣ二よりゲート抵抗を減少させ、マイクロ
波領域でも良好な動作特性を４く丁ように改良さ第１た
接合型電界効果トランジスタとその製造方法を提供する
ものである。
歇卸１でかつゲート領域寸法とゲート電極金網寸法を近
似させることＣ二よりゲート抵抗を減少させ、マイクロ
波領域でも良好な動作特性を４く丁ように改良さ第１た
接合型電界効果トランジスタとその製造方法を提供する
ものである。
即ちこの発明は、（１）一方導電型化合物半導体愼域の
一部六面Ｃニイオン注入法直二より形々ｙ、された他方
導電型ダート領域を備え、この他力４電型ゲート領域は
イオンナ］込み面全面を被層するゲート電極を備え、且
つ一方導電型化合物半導体領域、上にソース及びドレイ
ン電極を具備し、で力る宵、界効朱トランジスタ、又は
（２）一方導を型化合物中導体領域表面に駒次第−と第
二の二ノ輪からなるマスク用薄膜を形成し、このマスク
用薄膜上１ニレジスト膜を形成後レジスト膜の一部を開
孔し、第二のマスク用薄膜をレジスト展開孔面とほぼ同
一寸法１：開孔（７、第二の薄膜開孔を通しより開孔面
を太６二して第一の薄膜を開孔すること１１より一方４
電型半専体領域表向を亀山する工程と、第二の薄膜をマ
スクとしてこの一方４電型半導体領域露出表面にイオン
打込・仝を行い熱処理を施して他方導電型領域を形成す
る工程と、第二の薄膜をマスクとして金拘を被層する工
程と、他方導電型領域のイオン（」込み…１上に被層し
た金属を残直し、第一と第二の博駅と共Ｃ二被層金楓を
除去する工程を含む電界効果トランジスタの製造方法Ｃ
二おる。
一部六面Ｃニイオン注入法直二より形々ｙ、された他方
導電型ダート領域を備え、この他力４電型ゲート領域は
イオンナ］込み面全面を被層するゲート電極を備え、且
つ一方導電型化合物半導体領域、上にソース及びドレイ
ン電極を具備し、で力る宵、界効朱トランジスタ、又は
（２）一方導を型化合物中導体領域表面に駒次第−と第
二の二ノ輪からなるマスク用薄膜を形成し、このマスク
用薄膜上１ニレジスト膜を形成後レジスト膜の一部を開
孔し、第二のマスク用薄膜をレジスト展開孔面とほぼ同
一寸法１：開孔（７、第二の薄膜開孔を通しより開孔面
を太６二して第一の薄膜を開孔すること１１より一方４
電型半専体領域表向を亀山する工程と、第二の薄膜をマ
スクとしてこの一方４電型半導体領域露出表面にイオン
打込・仝を行い熱処理を施して他方導電型領域を形成す
る工程と、第二の薄膜をマスクとして金拘を被層する工
程と、他方導電型領域のイオン（」込み…１上に被層し
た金属を残直し、第一と第二の博駅と共Ｃ二被層金楓を
除去する工程を含む電界効果トランジスタの製造方法Ｃ
二おる。
以下この発明の実施例１一ついて図面を参照（，７で眩
明す４）。
明す４）。
第１区にこの例のｐｎ修貧型′…５界幼釆トランジスタ
断面を４くず。′＋絶線性ＧａＡｓ水板（１１）上に形
成ちれた５ Ｘ １０”〜５×１０ α の電子Ｓ度か
らなる例えはｎ＾シ動動作−（１匂を補え、動作層中ｌ
二倣細な寸法、例えは０２〜１μｍからなりイオン注入
されて成るｐ型ケー ト領域（１Ｂ）をおいている。ｎ
型動作領域上にｌｄ： ｅｌｌえＶｊ、 １１１１．
（Ｋ Ａｕ（）ｅ 、 Ｐｔ 、 Ａｕの手λ層からな
るソース霜；俸（１旬及びドレイン電極φンを備え、筐
だゲート領域上（二は、ゲート領域（１田イオン打込み
面の全面にゲート領域とオーム性接触する例えはゲート
順＠ １ｌｌｌｌかト＋ｌ１ｌｔ’え次ＡｕＺｎ％Ａｕ
の積層からなるゲート電極（１６）が形成されている。
断面を４くず。′＋絶線性ＧａＡｓ水板（１１）上に形
成ちれた５ Ｘ １０”〜５×１０ α の電子Ｓ度か
らなる例えはｎ＾シ動動作−（１匂を補え、動作層中ｌ
二倣細な寸法、例えは０２〜１μｍからなりイオン注入
されて成るｐ型ケー ト領域（１Ｂ）をおいている。ｎ
型動作領域上にｌｄ： ｅｌｌえＶｊ、 １１１１．
（Ｋ Ａｕ（）ｅ 、 Ｐｔ 、 Ａｕの手λ層からな
るソース霜；俸（１旬及びドレイン電極φンを備え、筐
だゲート領域上（二は、ゲート領域（１田イオン打込み
面の全面にゲート領域とオーム性接触する例えはゲート
順＠ １ｌｌｌｌかト＋ｌ１ｌｔ’え次ＡｕＺｎ％Ａｕ
の積層からなるゲート電極（１６）が形成されている。
このゲート電極金網の厚さは例えは５０００ Ｘ以上の
厚さであることが望せしい。
厚さであることが望せしい。
この例のトランジスタは、ケート領域が１μｍ以下の超
微細構造をとることに対して、ｐ型ゲート鎖酸とはばｌ
ｌ’ｌ−寸法のかつ厚い金属膜をゲート電極とすること
により、ｐ型ゲート領域の抵抗を著しくゲート抵抗の低
邑し特性を最大限に良好にするものである。この様な構
造をとることによりＭＥＳＦＥＴのゲート抵抗値とはソ
同一にすることを可能にする。尚又ＭＫＳＦＥＴ≦二あ
ってはゲートのザージ破＃劇量が４〜５エルグでおると
ころを、このトランジスタ構造にすることにより３０工
ルグ以上に高めることができる。址たこの構造ではｐ型
ダート領域Ｆｉｎ型領域中に埋め込まれたプラナ構造で
あるためＣ二、ＭＢＳＩＰＦｉＴでしばしは問題になる
表面の影響はｐ影領域の深さの分だけ緩和さ１１、特性
の安定性に寄与する。
微細構造をとることに対して、ｐ型ゲート鎖酸とはばｌ
ｌ’ｌ−寸法のかつ厚い金属膜をゲート電極とすること
により、ｐ型ゲート領域の抵抗を著しくゲート抵抗の低
邑し特性を最大限に良好にするものである。この様な構
造をとることによりＭＥＳＦＥＴのゲート抵抗値とはソ
同一にすることを可能にする。尚又ＭＫＳＦＥＴ≦二あ
ってはゲートのザージ破＃劇量が４〜５エルグでおると
ころを、このトランジスタ構造にすることにより３０工
ルグ以上に高めることができる。址たこの構造ではｐ型
ダート領域Ｆｉｎ型領域中に埋め込まれたプラナ構造で
あるためＣ二、ＭＢＳＩＰＦｉＴでしばしは問題になる
表面の影響はｐ影領域の深さの分だけ緩和さ１１、特性
の安定性に寄与する。
他のνｌを絹２図断面図５二示Ｊ“。この例はソース及
びドレインのオーム性電極Ｎ、（２５１の下方にｎ＋型
領領域ａ）、（至））を形成した点を異Ｃ二し、第１図
と一位の数字を等しくしている抽き出し線番号は１０」
顧；に用いである。この構成５二より素子の直列抵抗を
低減し、素子の性能をより向上させている。
びドレインのオーム性電極Ｎ、（２５１の下方にｎ＋型
領領域ａ）、（至））を形成した点を異Ｃ二し、第１図
と一位の数字を等しくしている抽き出し線番号は１０」
顧；に用いである。この構成５二より素子の直列抵抗を
低減し、素子の性能をより向上させている。
次（１弟３図を用いてこの発明の実施例製造方法につい
て述べる。図イ乃至チは工程ＩＩ Ｉ：倚られる生成品
断面図で、抽き出し線Ｃ１施した番号が第１回折号と一
位の数時を等しくするとき１ｂＪ義とする。
て述べる。図イ乃至チは工程ＩＩ Ｉ：倚られる生成品
断面図で、抽き出し線Ｃ１施した番号が第１回折号と一
位の数時を等しくするとき１ｂＪ義とする。
１すイで、Ｇａ６８手絶縁性基板（８１１上にｎ型動作
領域瞬：を例えはイオン注入法によって形成する。次に
口で、順次８１０２展から成る第一のマスク用薄膜−）
と５ｉＢＮ４ ％から成る第二のマスク用薄膜（３１０
）をそれぞれ形成する。次Ｃニハで、ゲート領域を形成
し７たい場所に、０．５μｍのスリット開孔されたレジ
スト膜（３１１）を形成し、二ｉ二層すようにこのレジ
スト膜をマスクとしてスパッタにより８１８Ｎ４ ＢＩ
Ａ（３１０）を、レジスト開孔とほぼ同一寸法となる様
に除去し７開孔する。続いてホに示すように５１０２膜
Ｑ（９１を弗化アンモニウムＣ二よりオーバエツチング
する第二のマスク用薄膜（ａｌｅ）をマスクとして動作
類＊り固止に、動作慣城６匂よりも浅（Ｚｎを選択的Ｃ
二イオン注入し、絖いて８５０℃で１５分間砒素雰囲気
中にて熱処理を施こすことＣ二より、へＣ二層すように
ｐ型ゲート領域瞥を形成する。次にト１ニ不すよう≦二
ＡｕＺｎ並びＣ二Ａｕを、それぞれ２０００Ｘ 、つい
で５０００Ｘの厚さ１１次蒸着し金ｍ積層−）を被清さ
せてから、絶縁膜＠Ｊ１を絶縁膜（３１０）上の金属−
）と共に除去する。この精米ゲート１１ｔ極叫がイオン
打込み匍の全曲を被伽することになる。尚絶縁膜１ａｌ
ｌｌは、例えば弗化アンモニウム使用により除いて艮い
。
領域瞬：を例えはイオン注入法によって形成する。次に
口で、順次８１０２展から成る第一のマスク用薄膜−）
と５ｉＢＮ４ ％から成る第二のマスク用薄膜（３１０
）をそれぞれ形成する。次Ｃニハで、ゲート領域を形成
し７たい場所に、０．５μｍのスリット開孔されたレジ
スト膜（３１１）を形成し、二ｉ二層すようにこのレジ
スト膜をマスクとしてスパッタにより８１８Ｎ４ ＢＩ
Ａ（３１０）を、レジスト開孔とほぼ同一寸法となる様
に除去し７開孔する。続いてホに示すように５１０２膜
Ｑ（９１を弗化アンモニウムＣ二よりオーバエツチング
する第二のマスク用薄膜（ａｌｅ）をマスクとして動作
類＊り固止に、動作慣城６匂よりも浅（Ｚｎを選択的Ｃ
二イオン注入し、絖いて８５０℃で１５分間砒素雰囲気
中にて熱処理を施こすことＣ二より、へＣ二層すように
ｐ型ゲート領域瞥を形成する。次にト１ニ不すよう≦二
ＡｕＺｎ並びＣ二Ａｕを、それぞれ２０００Ｘ 、つい
で５０００Ｘの厚さ１１次蒸着し金ｍ積層−）を被清さ
せてから、絶縁膜＠Ｊ１を絶縁膜（３１０）上の金属−
）と共に除去する。この精米ゲート１１ｔ極叫がイオン
打込み匍の全曲を被伽することになる。尚絶縁膜１ａｌ
ｌｌは、例えば弗化アンモニウム使用により除いて艮い
。
このあとｎ型動作領域關上にンース′＃！Ｌ極四及びド
レイン電極１８５）を形成することによりチに示すトラ
ンジスタが形成される。
レイン電極１８５）を形成することによりチに示すトラ
ンジスタが形成される。
この例の製造方法の特徴は、ｐ型ゲート領域呻ｊ形成の
イオン注入と、ゲート１！極（判の形成が同−窓を通し
たセルフアライメント法Ｃ二より行われることミニある
。このためゲート長が１μｍ以下に微細であっても、ゲ
ート領域のイオン注入面とほぼ同一寸法のゲート電極（
８６１が確実Ｃ二形成出来る。またイオン注入及びその
後の熱処理Ｃ二よりゲート領域−３）を形成するとき（
二ゲート領域近傍にσ絶縁膜が任＆Ｌ、ない。それ放生
導体と絶縁膜との界面で熱処理時Ｃ二異常拡散を発生す
ることがなく、ゲート長を増大する欠点が除かれる。ゲ
ート＊檜形成Ｃ二あたっては第一のマスク用薄＃轡がス
ペーサの役割を米だし、厚い金属−）を蒸着しても、絶
縁膜上の金勇は容易に絶縁膜■）と共嘉二除去できるこ
とも特留として挙けられる。
イオン注入と、ゲート１！極（判の形成が同−窓を通し
たセルフアライメント法Ｃ二より行われることミニある
。このためゲート長が１μｍ以下に微細であっても、ゲ
ート領域のイオン注入面とほぼ同一寸法のゲート電極（
８６１が確実Ｃ二形成出来る。またイオン注入及びその
後の熱処理Ｃ二よりゲート領域−３）を形成するとき（
二ゲート領域近傍にσ絶縁膜が任＆Ｌ、ない。それ放生
導体と絶縁膜との界面で熱処理時Ｃ二異常拡散を発生す
ることがなく、ゲート長を増大する欠点が除かれる。ゲ
ート＊檜形成Ｃ二あたっては第一のマスク用薄＃轡がス
ペーサの役割を米だし、厚い金属−）を蒸着しても、絶
縁膜上の金勇は容易に絶縁膜■）と共嘉二除去できるこ
とも特留として挙けられる。
この様にして製作した電界効果トランジスタは、１（ｌ
ＧＨｚで雑音指数が２．０ｄＢ、利得が１０ｄＢとなり
ＭＰＳＦＥＴの特性と較べて遜色が無い。
ＧＨｚで雑音指数が２．０ｄＢ、利得が１０ｄＢとなり
ＭＰＳＦＥＴの特性と較べて遜色が無い。
この製造法例では二層のマスク用薄膜に絶縁膜を用いた
が、イオン注入後の熱処理Ｃ二ｌえられるならば、金ｌ
Ｉ４膜や半導体膜１１代えてもよい。又ゲ−） ＩｔＩ
域以外の金属膜を下層の絶縁膜により除去したが、上層
の絶縁膜と共に除去【７てもよい。その他ＧａＡｓをは
じめ、材料の構成、形成粂件、数値類に関しては実施例
も限るものでない。
が、イオン注入後の熱処理Ｃ二ｌえられるならば、金ｌ
Ｉ４膜や半導体膜１１代えてもよい。又ゲ−） ＩｔＩ
域以外の金属膜を下層の絶縁膜により除去したが、上層
の絶縁膜と共に除去【７てもよい。その他ＧａＡｓをは
じめ、材料の構成、形成粂件、数値類に関しては実施例
も限るものでない。
し発明の効果〕
以上述べたよう≦二この発明Ｃ二よれば、微細なゲート
構造の採用にもかが抄らず、ゲート抵抗が低く、マイク
ロ波領域においても良好な特性を示し、かつ電気的ショ
ックに非常に強い電界効果トランジスタを提供すること
ができる。またこの発明の製造方法を用いること６二よ
り、微細なゲート領域、ゲートを極を確実に形成できる
。
構造の採用にもかが抄らず、ゲート抵抗が低く、マイク
ロ波領域においても良好な特性を示し、かつ電気的ショ
ックに非常に強い電界効果トランジスタを提供すること
ができる。またこの発明の製造方法を用いること６二よ
り、微細なゲート領域、ゲートを極を確実に形成できる
。
第１図及び第２図はこの発明のトランジスタ１面図、第
３図はこの発明の製造方法で工＠ｊ−に得られる生成品
断面図である。 各図で ｃＬυ％ （２１１，１８ｉ＋ Ｈ＃ ＧａＡ
ｓ基板（田、−１−・・ｎ！動作層 ０８）、＋２８）、１ｔｔａｌ ＨＨｐ型ゲート領域（
１帆−１−・・ソース電極 （１５）、（ロ）入■）・・ドレイン電極（１６）、（
財）入ｆ８１１１・・ゲート電極僻）・・ｎ＋型領領域
１１ｓ１・・ｎ＋型領域測・・第一のマスク用薄膜 （３１０）・・第二のマスク用薄膜 第 １ 図 口 第２図 第 ３ 図 第 ３ 図
３図はこの発明の製造方法で工＠ｊ−に得られる生成品
断面図である。 各図で ｃＬυ％ （２１１，１８ｉ＋ Ｈ＃ ＧａＡ
ｓ基板（田、−１−・・ｎ！動作層 ０８）、＋２８）、１ｔｔａｌ ＨＨｐ型ゲート領域（
１帆−１−・・ソース電極 （１５）、（ロ）入■）・・ドレイン電極（１６）、（
財）入ｆ８１１１・・ゲート電極僻）・・ｎ＋型領領域
１１ｓ１・・ｎ＋型領域測・・第一のマスク用薄膜 （３１０）・・第二のマスク用薄膜 第 １ 図 口 第２図 第 ３ 図 第 ３ 図
Claims (2)
- （１）一方導電型化合物半導体領域の一部表面Ｃイオン
注入法ｉ二より形成された他方導′屯壓ゲート領域を備
え、この他方導を型ゲート領域はイオン打込４面全面を
被核するゲート電極を備え、且つ一方尋電型化合物半導
体領域上ｉニソース及びドレイン電極を具備してなるこ
とを％徴とする電界効果トランジスタ。 - （２）一方導電型化合物半導体領域表面に順次第一と第
二の二層からなるマスク用薄膜を形成し、このマスク用
薄膜上にレジスト膜を形成後レジスト膜の一部を開孔し
、このマスク用薄膜をレジスト腹開孔曲とをよば同一寸
法（二開孔し、第二の薄膜開孔を通しより開孔面を犬に
して第一の薄膜を開孔すること５二より一方導電型半導
体領域表面を露出する工程と、第二の薄膜をマスクとし
てこの一方導電型半導体領域露出表ｉｌｌニイオン打込
みを行い熱処理を施し７て他力導１型領域を形成する工
程と、第二の薄膜をマスクとして金属を被着する工程と
、他方導電型鎖酸のイオン打込み向上に被着した全域を
残置し、第一と第二の薄膜と共ｉ二被冶金属を除去する
工程な会むことを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2674782A JPS58145158A (ja) | 1982-02-23 | 1982-02-23 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2674782A JPS58145158A (ja) | 1982-02-23 | 1982-02-23 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145158A true JPS58145158A (ja) | 1983-08-29 |
Family
ID=12201884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2674782A Pending JPS58145158A (ja) | 1982-02-23 | 1982-02-23 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS636879A (ja) * | 1986-06-26 | 1988-01-12 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
| US4894350A (en) * | 1987-09-23 | 1990-01-16 | Siemens Aktiengesellschaft | Method for manufacturing ohmic contacts having low transfer resistances |
| US4895811A (en) * | 1987-10-08 | 1990-01-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
1982
- 1982-02-23 JP JP2674782A patent/JPS58145158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS636879A (ja) * | 1986-06-26 | 1988-01-12 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
| US4894350A (en) * | 1987-09-23 | 1990-01-16 | Siemens Aktiengesellschaft | Method for manufacturing ohmic contacts having low transfer resistances |
| US4895811A (en) * | 1987-10-08 | 1990-01-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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