JPS6094757A - 抵抗体 - Google Patents

抵抗体

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JPS6094757A
JPS6094757A JP58196415A JP19641583A JPS6094757A JP S6094757 A JPS6094757 A JP S6094757A JP 58196415 A JP58196415 A JP 58196415A JP 19641583 A JP19641583 A JP 19641583A JP S6094757 A JPS6094757 A JP S6094757A
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＬ）　発明の技術分野 本発明は抵抗体、特に広範囲の抵抗値を優れた精度と安
定性とをもって、再現性良く容易に実現することが可能
なマイクロエレクトロニクス用抵抗体に関する。
申）技術の背景 マイクロエレクトロニクスは現代所業進展の基盤と々す
、また社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
用膜集積回路装置に至るシリコン（Ｓｌ）半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集積度の増大が達成されている。
更にシリコンの物性に基づく限界をこえる動作速度の向
上、消費電力の低減々どを実現するために、キャリアの
移動度がシリコンより遥に大きい砒化ガリウム（ＱａＡ
ｓ　）などの化合物半導体を用いる半導体装置が開発さ
れている。
これらの集積回路装置においては、トランジスタ、ダイ
オード°、抵抗体凌いはキャパシタなどの多くの回路素
子が一つの基板上または基板内に分離不能の形で一体化
されて結合されており、その製造工程において各素子が
矛盾することｈく形成されなければならない。このため
に抵抗体などに対する制約が強く特性上問題が残されて
おりその改善が必要とされている。
（Ｃ）従来技術と問題点 半導体集積回路装置においては例えば負荷抵抗として抵
抗体が用いられている。これらの抵抗体の多くは従来例
えば半導体基板或いは半導体層内の不純物が選択的に制
御された領域或いは多結晶シリコン層によって形成され
ている。
第１図（ａ）はスタティック形メモリセルの１例の等価
回路図であり、ＭＯ８電界効果トランジスタ（以下ＦＥ
Ｔと略称する）Ｔｒｌ及びＴｒ２のドレインと電源Ｖｎ
ｎ　との間に抵抗値が数１０〔ＭΩ〕乃至数１０〔ＧΩ
〕の抵抗体が用いられている。
第１図中）はこのＭＯＳ　ＦＥＴ　の断面を示し、１は
シリコン基板、２はフィールド酸化膜、３はソース領域
、４はドレイン領域、５はゲート酸化膜、６はゲート電
極、７は前記抵抗体、８は層間絶縁膜、９はＶ８Ｓ側配
線、１０はＶｎｎ側配線である。
従来前記抵抗体７は通常多結晶シリコンによって形成さ
れており、その寸法は例えば幅２〔μｍ〕ドレイン領域
４に接しない部分の長さ３〔μｍ〕、厚さ０．３〔μｍ
〕程度であって、抵抗率としては１０５乃至１０６　〔
Ω副〕程度が要求される。
多結晶シリコンは不純物イオン導入の有無およびその量
によってその抵抗率を制御することが一応可能ではある
が、例えば燐（Ｐ）の濃度を１×１０”　（ｃｍ−３〕
から４　Ｘ　１０１８　［ｃＰｎ−３：］まで変化させ
ることによって抵抗率は１０５倍も変化するために精度
の高い抵抗値の制御は困難である。更に多結晶シリコン
はその成長に際して粒状制御が度の減少及び不純物分布
の変動などによってその抵抗率が変化する。
オた多結晶シリコンはこれが接する絶縁膜の影響を受け
易い。例えばプラズマ法によって形成された窒化シ１１
コン（Ｓｉ３Ｎ４）膜を被着した多結晶シリコン抵抗体
は、温度４５０（’Ｃ）時間２時間程度の水素（Ｈ２）
処理によって抵抗値が１／１０００程度に低下すること
が知られている。これは多結晶シリコンと絶縁膜との界
面に固定電荷や表面準位が多く発生して導電性が変化す
ることによるも３− のと考えられる。
更に本従来例の如く多結晶シリコン抵抗体が高不純物濃
度のシリコン基板等に直接接している場合には、熱処理
工程中に不純物が多結晶シリコン内を横方向に拡散して
高抵抗部分が短縮されるという欠点がある。予め抵抗体
を長く形成しておけば所要の抵抗値を狙うことが可能で
はあるが高集積化が妨げられる。
半導体基板或いは半導体層内への不純物の選択的導入を
拡散法によって行なう場合には微細パターンを精度良く
制御することは困難である。またイオン注入法は拡散法
よりはパターンの精度を得易いが化合物半導体の場合に
は高温での熱処理が困難なため注入イオンの活性化率の
制御が困難であって抵抗率の変動を生じ易い。
先に述べたスタティック形メモリセルの負荷抵抗に要求
される様な高抵抗率で、シリコン半導体装置の製造プロ
セスで通常行なわれている温度率 １０００［’Ｃ）以上の加熱に耐える抵抗体としサーメ
ッ）　（ｃｅｒｍｅｔ　）が知られている。
４− サーメットは例えば二酸化シリコン（Ｓ１０□）ｌ酸化
アルミニウム（Ａ　１１２０３）　＊　酸化ベリリウム
（Ｂｅｄ）、酸化ジルコニウム（Ｚｒ０２）ｈどの酸化
物セラミックスに、例えば鉄（Ｆｅ）、ニッケル（Ｎｌ
）ｌ　コバルト（Ｃｏ）、クロム（Ｃｒ）、鋼（Ｃｕ）
などの金属を混入した構造をもつが、これらの金頃は酸
素と反応して酸化金属になり易い。この金属酸化の進行
程度によってサーメットの抵抗率が大幅に変動するため
に、意図する抵抗率を再現性良く実現することは極めて
困難である。酸化した金属を還元性雰囲気中で焼鈍する
方法が知られているが、焼鈍条件が抵抗体の組成比によ
って大幅に変化するために集積回路製造法からみて実用
性に乏しい。
また他方化合物半導体装置においては、シリコン半導体
装置の如き高温プロセスは適用できず、抵抗体の製造条
件が厳しく制限されているために制約は更に厳しい。
（ｄ）　発明の目的 本発明は以上説明した如き現状に対処して、抵抗値の選
択範囲が広くかつ安定性、再現性が優れて、製造プロセ
ス上もマイクロエレクトロニクス特に半導体集積回路装
置に好適な抵抗体を提供することを目的とする。
＜ｅ＞　発明の構成 本発明の前記目的は、金属とシリコンと窒素との混合体
が基体上に皮膜状に形成されてなる抵抗体により達成さ
れる。
前記金属としてはＴＶＡ族、ＶＡ族、ＶＩＡ族及び■族
の金属の少なくとも一つを用いることができる。これら
の金属の例としてモリブデン（ＭＯ）　＊タングステン
（Ｗ）、チタン（Ｔｉ　）　、タンタル（Ｔａ）などが
あげられる。
（ｆ）　発明の実施例 本発明の抵抗体は先に述べた如く、例えばタングステン
（Ｗ）等の金属とシリコン（Ｓｔ）と窒素（Ｎ）とより
々る。これらの構成元素の組成比によって、以下具体的
に説明する如く、抵抗率を１０−４乃至１０９〔Ω副〕
程度の広い範囲にわたって選択することが可能である。
本発明の第１の実施例として、先に第１図（ａ）及び（
ｂ）を参照して説明したスタティック形メモリセルの抵
抗体に本発明を適用する例を説明する。第２図（１１）
乃至（ｅ）は本実施例の工程順断面図である。
第２図（ａ）は本発明の抵抗体形成前のＭＯ８ＦＥＴ近
傍の断面を示し、１１はシリコン基板、１２はフィール
ド酸化膜、１３はソース領域、１４はドレイン領域、１
５はゲート酸化膜、１６はゲート電極である。ドレイン
領域１４の１部にコンタクト孔が設けられている。
前記半導体基体上に本発明による皮膜を形成する。本実
１例においては金属としてタングステンを用いる。この
様な高抵抗率支障け、例えば圧力１×ｌＯ乃至５　Ｘ　
１０　（Ｔｏｒｒ”ｌ程度の窒素雰囲気中で、タングス
テンとシリコンとを後に述べる如き比率で同時にスパッ
タリングすることによって形成することができ、本実施
例ではその厚さを約０．３〔μｍ〕としている。
この皮膜を１）ソグラフィ法によってパターニングして
第２図（ｂ）に示す形状の抵抗体１７とする。
７− 第２図（ｅ）に示す如く層間絶縁膜１８を被着し、コン
タクト孔を設けてＶｓｓ配線用金属１９及びＶｎｎ電源
配線用金属２０を形成する。
以上の如く形成されたメモリセルにおいて、抵抗体１７
は従来の多結晶シリコン抵抗体の如く寄生ＭＯ８を作る
こともなく、安定した抵抗値が再現性良く得られている
。
前記実施例の如き本発明による高抵抗率の皮膜を、Ｘ線
回折１．Ｘ線光電子分光、ラザフォード後方散乱などの
物理的手段で調査した結果、この様な高抵抗率の皮膜に
おいてはシリコンが窒素と反応して窒化シリコン（Ｓ’
１３Ｎ４　）を形成しタングステンがその中に均一に散
在していることが知られた。この状態にある場合には本
皮膜の組成をＷｘ（Ｓｉ３Ｎ４）ｉ−ｘと表わすことが
できる。
本実施例の如くシリコン半導体装置に本発明の抵抗体を
用いる場合には、抵抗体形成後の製造プロセス中の加熱
処理に対する耐性が重要である。
本発明の抵抗体皮膜に例えば温度１０００（’Ｃ）程度
の熱処理を加えても組成比および化学結合状８− 態の変化がほとんど認められず耐熱性が極めて優れてい
ることが知られる。
第３図（ａ）はＷｘ　（Ｓ　１３　Ｎ４　）１−ｘで表
わした皮膜の組成比Ｘと抵抗率との相関の例を示し、曲
線人は皮膜形成直後、曲線Ｂは温度８００〔℃〕、時間
２０分程度の熱処理後、曲線Ｃは温度１０００〔℃〕、
時間２０分程度の熱処理後の抵抗率を示す。また第３図
（ｂ）はＳｔ原子数のＷ原子数に対する比と抵抗率との
相関を前記の温度１０００〔℃〕の熱処理後の皮膜につ
いて例示する。これらの図から明らかが様に、この構造
の皮膜についてその抵抗率を金属１本実施例においては
タングステンの組成比によって１０１　乃至１０８〔Ω
ｍ〕程度の広範囲にわたって選択することが可能であっ
て、パターン寸法などの制約の下で所要の抵抗値の抵抗
を実現するために極めて好都合である。
また２段階の熱処理温度を比較するならば、Ｗの組成比
Ｘが０．３５程度以下の場合には、温度８００Ｃ’Ｃ）
と１０００（’Ｃ）との結果がよく合致しており、この
領域においては安定性及び再現性が特に優れていること
が知られる。
この様に抵抗率の安定性が良好である理由とし金属タン
グステンと窒化タングステンのバルク状伸の抵抗率の比
が約ｌθ程度である様にその抵抗率の変化は僅少であっ
て、組成比の大きい窒化シリコンの抵抗率に比較すれば
その影響は無視でき、更にタングステン粒子の熱処理中
の移動及び粒径成長がこれを包囲する窒化シリコンによ
って阻止され、同時に汚染物質の浸入による電気的特性
の変動も阻止されること、並びに熱処理が還元性雰囲気
中で行なわれた場合でも窒化シリコンは還元されず高い
安定性を有することがあげられる。
先に示した第１の実施例は金属としてタングステンを用
いているが、第２の実施例としてモリブデン（ＭＯ）を
用いた同等な構造を有する抵抗体についてのデータを示
す。
第４図（ＩＬ）はＭｏｘ（Ｓｉａ　Ｎ４　）１−ｘで表
わした抵抗体皮膜の組成比Ｘと抵抗率との相関の例を、
皮膜形成直後についてＤ１温度ｓ　ｏ　Ｏ［：　’Ｃ）
の熱処理後について曲線Ｅ、温度１０００　［℃）の熱
処理後について曲線Ｆで示す。また第４図（ロ）はｓｉ
原子数のＭｏ原子数に対する比と抵抗率との相関を１０
００〔℃〕の熱処理後の皮膜について例示する。
金属をモリブデンとした場合には前記実施例のタングス
テンより抵抗率が高くなり、１ｏ２乃至１０９〔Ωｍ〕
程度の抵抗率に組成比の選択によって制御することがで
きる。
更に従来の多結晶シリコン抵抗体において問題点の一つ
であった抵抗体内の不純物イオン拡散を検討するために
、ＭＯＸ（Ｓｉ３Ｎ４）１−ＸＩＸ＝０．１５の組成比
で厚さ約０．３〔μｍ〕の抵抗体皮膜に、燐（Ｐ）をエ
ネルギー約１００　（ＫｅＶ）でドーズ量２　Ｘ　１０
１５（ｅｙｎ−２）程度ニイオン注入し、３ｔｏ２保護
膜を設けて、窒素雰囲気中で温度１０００（℃）時間３
０分程度の熱処理を行ない、この熱処理前後の燐濃度プ
ロファイルの比較を実施した。その１例を第５図に示す
。横軸の目盛りはＭｏ０．１５（ＳｉＮ２）０．８５膜
表面からの深さ、実線はイオン注入直後、破線は前記熱
処理後のＰ＋イオン濃度を表わすが、Ｐ＋イオンの拡散
は認められない。
なお砒素（Ａ８）や硼素（Ｂ）等の他の不純物について
も同様に拡散は認められず、従来の多結晶シリコン抵抗
体における不純物拡散による抵抗値の低下の問題が解決
される。
次に以上説明した抵抗体と多結晶シリコンとの活性化エ
ネルギーの抵抗率との相関を第６図に示す。図中曲線Ｗ
はＷｘ　（Ｓ　ｉ　３Ｎ４　）　ｓ−ｘ皮膜について。
曲線ＭＯはＭｏｘ（Ｓｉ３Ｎ４）１−ｘ皮膜について、
それぞれｑ累算囲気中で温度１０００〔℃〕、時間２０
分の熱処理後の抵抗値の−１０〔℃〕から２００　（℃
）迄の範囲において温度変化を絶対温度Ｔの逆数１／Ｔ
に対してプロットした勾配からめた活性化エネルギーを
表わす。また曲線Ｓｉは先に発表された多結晶シリコン
の活性化エネルギーを表わすＣＩＥＥＥ、　Ｔｒａｎｓ
、ＥＤ−２９，６８２）１９８２による）。
本発明の抵抗体は従来の多結晶シリコン抵抗体に比較し
て活性化エネルギーが約１／２５であって、熱設計が容
易となりシリコン半導体装置の超大規模集積化に大きい
効果が得られる。
第３の実施例として、ＧａＡｓ化合物半導体基体上に前
記実施例より低抵抗率の抵抗体を設けてインバータ回路
の負荷抵抗とする例を第７図（ｂ）の断面図に示す。な
お第７図（ａ）はその等価回路図である。
本実施例においては、半絶縁性ＧａＡｓ基板３１上にｎ
型チャネル領域３２、ｎ中型ソース領域３３、ｎ＋型ド
レイン領域３４、ゲート電極３５よりなルシ、ットキハ
リア形電界効果トランジスタが形成され、これに隣接し
てＱａＡａ基板３１上に８１０２絶縁膜３６を介して抵
抗体３７が設けられている。ゲート電極３５には層間絶
縁膜３８を介して設けられた配線３９によって入力信号
が加えられ、ソース領域３３は接地され、本発明による
抵抗体３７は負荷抵抗として、その一端がドレイン領域
３４に他端が電源Ｖｎｎ　にそれぞれ配線３９によって
接続されている。なお本実施例の電界効果トランジスタ
はエンハンスメントモードで、ゲ−ト長約２〔μｍ〕、
ゲート幅約１０〔μｍ〕、ゲート閾値電圧■ｔｈ′４＝
Ｏ０１５〔ｖ〕、トランスコンダクタンスｇｍ＋１３０
（ｍｓ／ｉ＋謂）であり、負荷抵抗ノ抵抗値として２８
００（Ω〕が選択された。
本実施例の如く前記実施例に比較すれば低抵抗値の抵抗
体の皮膜は、例えば窒素（Ｎ２）とアルゴン（Ａｒ）と
の混合雰囲気中で、タングステンとシリコンとを以下に
述べる如き比率で同時にスパッタリングすることによっ
て形成することができる。
第８図の曲線にはＷ　：　Ｓ　ｉ＝ｔ　：　０．６．曲
線りはｗ：５ｔ＝＝１：ｘ　として、窒素（Ｎ）の比率
を変化皮膜の抵抗率を表わす参考値である。本図に示す
如く本発明の抵抗体の抵抗率を低くする場合には前記実
施例等に比較して金属の組成比を多く窒素の組成比を少
なくするが、この場合の皮膜は金属シリサイド例えばＷ
５Ｓｉ３　と窒化シリコン（Ｓ　ｉ　３Ｎ４　）とが混
合された状態であると判断され、第８図に示す抵抗率の
範囲においては、金属シリサイドに比較して窒化シリコ
ンは少量である。
第８図に見られる如く本発明の抵抗体の皮膜組成のこの
様な領域において、１０−’乃至１０−１〔鍋〕程度の
範囲内の抵抗率を組成比によって選択することができる
。本実施例においては、Ｗ：Ｓｉ：Ｎ＝１：１：１の組
成比による抵抗率ρ中Ｉ　Ｘ　１０−’　（Ω訓〕で厚
さ約０．５〔μｍ〕の皮膜を幅約２〔μｍ）Ｘ長さ約２
．８〔μｍ〕にリフトオフ法によってパターニングして
前記の抵抗値２８００〔Ω）を実現している。
なお先に第８図に示した抵抗率は皮膜形成後熱処理を行
々わない状態における値であるが、温度８５０〔℃〕、
時間３０分程度の熱処理後における抵抗率の変化は５〔
チ〕程度以内であって安定性が良好である。従って抵抗
体形成後の半導体装置製造プロセス中の抵抗値の変動も
僅少であって一化合物半導体装置にも矛盾たく適用でき
る。
以上説明した実施例においては、タングステン又はモリ
ブデンを用いているが、ＩＶＡ族、ｖＡ族、ＶＩＡ族及
び■族に属する他の金属、例えばチタン。
１５− タンタル等を用いても同様の特性を有する抵抗体を形成
することができる。
また抵抗体皮膜の形成方法は先に実施例に示した反応性
スパッタリング法に限られるものではかく、化学気相成
長方法、窒素雰囲気中の電子ビーム蒸着法、或いはプラ
ズマ窒化法など各種の製造方法を適用することができる
。がお先に示した実ｍ　例においてはスパッタリング法
による抵抗体皮膜形成の際に、半導体基体を特に加熱し
ていないが、例えば温度５００〔℃〕程度とした基体上
に抵抗体皮膜を形成するならば、その後のプロセス中の
加熱に対する安定性は更に向上する。
更に先に述べた説明はシリコン又は化合物半導体を用い
る半導体集積回路装置を適用対象としているが、本発明
の抵抗体は例えばセラミック基板上に形成される膜集積
回路装置彦どにも広く応用することが可能である。
（ｇ）　発明の詳細 な説明した如く本発明による抵抗体は、１０−’乃至１
０９　〔Ω副〕程度の極めて広い抵抗率を構１６− 成元素の組成比によって選択し、制御することが可能で
あって、パターン形状１寸法が制限される集積回路装置
等において広い抵抗値範囲を、高精度で優れた再現性を
もって実現可能とする効果が大きい。
更に本発明による抵抗体は、抵抗体形成後の装置製造プ
ロセス中の熱処理などに対して充分な安定性を与えるこ
とができ、かつ不純物の拡散も行かわれないために、そ
の抵抗値は極めて安定である。
加えてこの抵抗体は広〈実施されている製造手段を適用
して容易に、かつ半導体素子等の製造方法との間に矛盾
を生ずることなく製造することが可能である。従って本
発明の抵抗体は、超大規模半導体集積回路装置、化合物
半導体装置をはじめとするマイクロエレクトロニクスに
大きく寄与することができる。
【図面の簡単な説明】
第１図（ａ）はメモリセルの１例を示す回路図、同図（
ｂ）はその従来例を示す断面図、第２図（ａ）乃至（ｃ
）は本発明の第１の実施例を示す工程順断面図、第３図
（ａ）、　（ｂ）、第４図（ａ）及び（ロ）は該実施例
の抵抗率と組成との相関を示す図、第５図はその不純物
拡散の例を示す図、第６図はその活性化エネルギーの例
を示す図、第７図（ａ）はインバータの１例を示す回路
図、同図（ｂ）は本発明の実施例を示す断面図、第８図
は該実施例の抵抗率と組成との相関を示す図である。 図において、１１はシリコン基板、１２はフィールド酸
化膜、１３はソース領域、１４はドレイン領域、１５は
ゲート酸化膜、１６はゲート電極、１７は抵抗体、１８
は層間絶縁勝、１９及び２０は配線、３１はＧＪＬＡＩ
基板、３２はチャネル領域、３３はソース領域、３４は
ドレイン領域、３５はゲート電極、３６及び３８は絶縁
膜、３７け抵抗体、３９は配線を示す。 代理人　弁理士　松　岡　宏四部 １９− 箭１　組 （１）） Ｏ 第７図 第ε　閾 □　ｔ、ｖ Ｖ克Ｉ′）組べ比ｙ 手続補正書（自発） 昭和　年　月　日 ５９．１２．ＩＴ １事件の表示 昭和５２年持許願第１ｆｔｌ／−／ダ号３　補正をする
者 事件との関（÷　持許出暉人 住所　神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４　代　理　人　住所　神奈川県用崎市中原区上小田中
１０１５番地（１）明細書の特許請求の範囲の欄を下記
の通り補正する。 ゛ぎ

Claims (1)

  1. 【特許請求の範囲】 （］）金属とシリコンと窒素との混合体が基体上に皮腰
    状に形成されてなることを特徴とする抵抗体。 （２）前記金属がｆＶＡ族、ＶＡ族、■Ａ族及び■族の
    金属の少なくとも一つであることを特徴とする特許請求
    の範囲第１項記載の抵抗体。 （３）前記基体が半導体材料よりなり、該基体上又は該
    基体内に形成された半導体素子と電気的に接続されてな
    ることを特徴とする特許請求の範囲第１項又は第２項記
    載の抵抗体。
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