JPS6132477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6132477A JPS6132477A JP15505384A JP15505384A JPS6132477A JP S6132477 A JPS6132477 A JP S6132477A JP 15505384 A JP15505384 A JP 15505384A JP 15505384 A JP15505384 A JP 15505384A JP S6132477 A JPS6132477 A JP S6132477A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000002844 melting Methods 0.000 claims abstract description 24
- 230000008018 melting Effects 0.000 claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 230000008021 deposition Effects 0.000 claims abstract 2
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052750 molybdenum Inorganic materials 0.000 abstract description 6
- 239000011733 molybdenum Substances 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 abstract description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 abstract description 3
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 239000011574 phosphorus Substances 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012299 nitrogen atmosphere Substances 0.000 abstract 1
- 239000002356 single layer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は安定したＭＯ８界面特性を示すゲート電極構造
を有する半導体装置の製造方法に関するものである。
を有する半導体装置の製造方法に関するものである。
〈発明の技術的背景とその問題点〉
従来よりＭＯ８構造の半導体装置において、そのゲート
電極として多結晶シリコンか多く用いられている。しか
し、この多結晶シリコンを用いたゲート電極では抵抗率
が大きく、ＬＳＩの大容量化、高速化に対して、主な制
限要素となっている。
電極として多結晶シリコンか多く用いられている。しか
し、この多結晶シリコンを用いたゲート電極では抵抗率
が大きく、ＬＳＩの大容量化、高速化に対して、主な制
限要素となっている。
この問題点を解決する為、最近高融点金属ゲート技術の
開発が行なわれてｂるが、高融点金属単層のゲート構造
では高温アニールの工程等によってＭＯ８界面準位密度
が増大する等の問題があり、ＭＯＳ、ＬＳＩのゲート電
極として使用できない等の問題点があった。
開発が行なわれてｂるが、高融点金属単層のゲート構造
では高温アニールの工程等によってＭＯ８界面準位密度
が増大する等の問題があり、ＭＯＳ、ＬＳＩのゲート電
極として使用できない等の問題点があった。
〈発明の目的〉
本発明は上記従来の多結晶シリコンゲート及び高融点金
属単層ゲートの問題点を解決したもので、多結晶シリコ
ンゲートと同様な良好なＭＯ８界面特性を示すと共に、
ゲート電極の抵抗率は高融点金属単層ゲートと同様であ
り、多結晶シリコンゲ−トより２桁程度小さくすること
が可能な高融点金属を用いた多層ゲー）ＭＯ８構造を有
する半導体装置の製造方法を提供することを目的とし、
この目的を達成するため、本発明の半導体装置の製造方
法は、半導体基板上にゲート酸化膜を形成し、このゲー
ト酸化膜上に多結晶シリコン膜、高融点シリサイド膜及
び高融点金属膜をこの順序に堆積形成し、上記の堆積形
成された膜をエツチングして高融点金属膜、高融点シリ
サイド膜、多結晶シリコン膜のゲート電極を形成し、こ
のゲート電極をマスクにしてセルファライン的にイオン
注入し、次に眉間絶縁膜を堆積し、この層間絶縁膜の堆
積後に熱処理を行なってソースドレイン領域を形成する
ように構成されている。
属単層ゲートの問題点を解決したもので、多結晶シリコ
ンゲートと同様な良好なＭＯ８界面特性を示すと共に、
ゲート電極の抵抗率は高融点金属単層ゲートと同様であ
り、多結晶シリコンゲ−トより２桁程度小さくすること
が可能な高融点金属を用いた多層ゲー）ＭＯ８構造を有
する半導体装置の製造方法を提供することを目的とし、
この目的を達成するため、本発明の半導体装置の製造方
法は、半導体基板上にゲート酸化膜を形成し、このゲー
ト酸化膜上に多結晶シリコン膜、高融点シリサイド膜及
び高融点金属膜をこの順序に堆積形成し、上記の堆積形
成された膜をエツチングして高融点金属膜、高融点シリ
サイド膜、多結晶シリコン膜のゲート電極を形成し、こ
のゲート電極をマスクにしてセルファライン的にイオン
注入し、次に眉間絶縁膜を堆積し、この層間絶縁膜の堆
積後に熱処理を行なってソースドレイン領域を形成する
ように構成されている。
〈発明の実施例〉
本発明の半導体装置の製造方法は高融点金属と多結晶シ
リコン（Ｓｉ）膜との間に高融点シリサイド膜を挿入し
た高融点多層ゲー）ＭＯ８構造を形成するようになした
ことを特徴としており、以下、本発明の詳細な説明する
・ 第３図（ａ）〜（ｃ）は本発明に係る多層ゲー）ＭＯ８
構造の作製工程の一例を示す図である。
リコン（Ｓｉ）膜との間に高融点シリサイド膜を挿入し
た高融点多層ゲー）ＭＯ８構造を形成するようになした
ことを特徴としており、以下、本発明の詳細な説明する
・ 第３図（ａ）〜（ｃ）は本発明に係る多層ゲー）ＭＯ８
構造の作製工程の一例を示す図である。
まず、第３図（ａ）に示すようにｐ型（１００）シリコ
ン（Ｓｉ）基板１の表面上に素子分離領域２及びゲート
酸化膜８を形成し、次にその上に第３図（ｂ）に示すよ
うに多結晶シリコン（ｐｏｌｙｓｉ）膜４を堆積し、そ
の後、この多結晶シリコン膜４にリンをドープし、続い
てスパッタリング法によりモリブデンシリサイド膜（Ｍ
ｏＳｉｘ：ｘ−２，４〜２．７）５及びモリブデン（Ｍ
ｏ）膜６を堆積する。
ン（Ｓｉ）基板１の表面上に素子分離領域２及びゲート
酸化膜８を形成し、次にその上に第３図（ｂ）に示すよ
うに多結晶シリコン（ｐｏｌｙｓｉ）膜４を堆積し、そ
の後、この多結晶シリコン膜４にリンをドープし、続い
てスパッタリング法によりモリブデンシリサイド膜（Ｍ
ｏＳｉｘ：ｘ−２，４〜２．７）５及びモリブデン（Ｍ
ｏ）膜６を堆積する。
次に第３図（ｃ）に示すようにフォトエツチング技術を
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓ１のゲート電極
９を形成する。次に眉間絶縁膜７を堆積後、窒素（Ｎ２
）雰囲気中で１０００℃の熱処理を行ない、続いて眉
間絶縁膜７にコンタクト窓を開口しＡ４／Ｓｔ電極８を
形成する。
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓ１のゲート電極
９を形成する。次に眉間絶縁膜７を堆積後、窒素（Ｎ２
）雰囲気中で１０００℃の熱処理を行ない、続いて眉
間絶縁膜７にコンタクト窓を開口しＡ４／Ｓｔ電極８を
形成する。
以上、第３図（ａ）〜（ｃ）に示した工程によってＭｏ
／Ｍｏシリサイド／多結晶Ｓｉの高融点多層ゲート電極
構造が完成する。
／Ｍｏシリサイド／多結晶Ｓｉの高融点多層ゲート電極
構造が完成する。
次に、第４図を参照してＭｏ シリサイド膜をＭｏ／多
結晶Ｓｔ界面に挿入した場合の利点について説明する。
結晶Ｓｔ界面に挿入した場合の利点について説明する。
第３図（ｃ）に示すＭＯ８素子において、測定周波数Ｉ
ＭＨｚ における高周波Ｃ−■特性の測定を行ない、
ＭＯ８界面が充分に蓄積している状態におけるゲート容
量（ＭＯ８容量Ｃｇ） に対するＭｏＳｉｘの膜厚依
頼性を求めたものを第４図に示している。
ＭＨｚ における高周波Ｃ−■特性の測定を行ない、
ＭＯ８界面が充分に蓄積している状態におけるゲート容
量（ＭＯ８容量Ｃｇ） に対するＭｏＳｉｘの膜厚依
頼性を求めたものを第４図に示している。
従来の多結晶シリコンゲートではゲート容量はゲート酸
化膜容量（Ｃｏｘ）に等しくなっていることを確認した
上で、Ｍｏ／多結晶Ｓｉ＊ Ｍｏ／Ｍｏシリサイド／多
結晶Ｓｉ ゲートにて、ゲート容量の測定を行なった結
果、Ｍｏ／多結晶Ｓｉ ゲート（ＭｏＳｉｘの膜厚＝０
）でのゲート容量はゲート酸化膜容量（Ｃｏｘ）より減
少している。これは、Ｍｏ／多結晶Ｓｉ界面付近に高抵
抗成分が存在している為と推測される□ これに対して第３図（ｃ）に示すようにＭｏ／多結晶Ｓ
ｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入する
ことによってＭｏ−多結晶Ｓｉ間の反応が効果的に進み
、上記の高抵抗成分が無くなり、Ｍｏシリサイド膜５の
膜厚の増加にしたがってゲート酸化膜容量（Ｃｏｘ）に
一致する方向に変化した。
化膜容量（Ｃｏｘ）に等しくなっていることを確認した
上で、Ｍｏ／多結晶Ｓｉ＊ Ｍｏ／Ｍｏシリサイド／多
結晶Ｓｉ ゲートにて、ゲート容量の測定を行なった結
果、Ｍｏ／多結晶Ｓｉ ゲート（ＭｏＳｉｘの膜厚＝０
）でのゲート容量はゲート酸化膜容量（Ｃｏｘ）より減
少している。これは、Ｍｏ／多結晶Ｓｉ界面付近に高抵
抗成分が存在している為と推測される□ これに対して第３図（ｃ）に示すようにＭｏ／多結晶Ｓ
ｉの界面に適切な膜厚のＭｏシリサイド膜５を挿入する
ことによってＭｏ−多結晶Ｓｉ間の反応が効果的に進み
、上記の高抵抗成分が無くなり、Ｍｏシリサイド膜５の
膜厚の増加にしたがってゲート酸化膜容量（Ｃｏｘ）に
一致する方向に変化した。
この結果より、Ｍｏシリサイド膜５の膜厚はいることが
好適であることが判る。なお、Ｍｏシリサイド膜５の膜
厚を３ｏｏλ以上にした場合には剥離か生じ易い傾向が
見られた。
好適であることが判る。なお、Ｍｏシリサイド膜５の膜
厚を３ｏｏλ以上にした場合には剥離か生じ易い傾向が
見られた。
第５図は本発明の製造方法に係るＭｏ多層ゲートの従来
の多結晶Ｓｉ ゲー）、Ｍｏ単層ゲートにおける高周波
Ｃ−Ｖ （Ｉ ＭＨｚ ） ＋ Ｑｕａｓ ｉ −８ｔ
ａｔｉｃＣ−Ｖ特性の測定を行なった結果を示したもの
である。この第５図より明らかなようにＭｏ単層ゲート
では９００Ｔ：以上の高温熱処理において、フラットバ
ンド電圧ＶＦＢ は負の方向にシフトして界面準位密
度が増大したが、本発明の製造方法によるＭｏ多層ゲー
トのＭＯ８界面特性は最下層の多結晶Ｓｉで決まってい
るため、１０００℃の熱処理を行なっても、従来の多結
晶シリコンと同様良好なＭＯ８界面特性を示した。
の多結晶Ｓｉ ゲー）、Ｍｏ単層ゲートにおける高周波
Ｃ−Ｖ （Ｉ ＭＨｚ ） ＋ Ｑｕａｓ ｉ −８ｔ
ａｔｉｃＣ−Ｖ特性の測定を行なった結果を示したもの
である。この第５図より明らかなようにＭｏ単層ゲート
では９００Ｔ：以上の高温熱処理において、フラットバ
ンド電圧ＶＦＢ は負の方向にシフトして界面準位密
度が増大したが、本発明の製造方法によるＭｏ多層ゲー
トのＭＯ８界面特性は最下層の多結晶Ｓｉで決まってい
るため、１０００℃の熱処理を行なっても、従来の多結
晶シリコンと同様良好なＭＯ８界面特性を示した。
また、従来及び本発明の製造方法に係るゲート構造とバ
ッティングコンタクトの関係及び界面特性をそれぞれ第
１表及び第２表に示す・第１表 第２表 上記各表からも明らかなように、Ｍｏ−多結晶Ｓｉの界
面にＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉ
ゲートと同等の特性を得ると共に、Ｍ。
ッティングコンタクトの関係及び界面特性をそれぞれ第
１表及び第２表に示す・第１表 第２表 上記各表からも明らかなように、Ｍｏ−多結晶Ｓｉの界
面にＭｏＳｉｘ膜を挿入することにより、多結晶Ｓｉ
ゲートと同等の特性を得ると共に、Ｍ。
−多結晶Ｓｉの界面反応を抑制することが出来、低抵抗
値を有するゲート電極構造が得られることが判明した。
値を有するゲート電極構造が得られることが判明した。
次に、本発明の一実施例としてのＭｏ多層ゲート電極を
有するＭＯＳＦＥＴの作製工程の一例を第１図（ａ）〜
（ｃ）にしたがって説明する。
有するＭＯＳＦＥＴの作製工程の一例を第１図（ａ）〜
（ｃ）にしたがって説明する。
まず、第１図（ａ）に示すようにｐ型（１００）シリコ
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化ｇ１８を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐｏｌｙ Ｓｉ）膜１４を膜厚２５００〜
３５００人に堆積し、次にこの多結晶シリコン膜１４に
リンをドープし、続いてモリブデンシリサイド（Ｍｏｓ
ｉｘ） 膜１５を膜厚１００〜２００Ｘ、モリブデン
（ＭＯ）膜１６を膜厚２５００〜３５００Ｘにスパッタ
リング法により堆積する。
ン（Ｓｉ）基板１１の表面に素子分離領域１２及びゲー
ト酸化ｇ１８を形成し、次にこのゲート酸化膜上に多結
晶シリコン（ｐｏｌｙ Ｓｉ）膜１４を膜厚２５００〜
３５００人に堆積し、次にこの多結晶シリコン膜１４に
リンをドープし、続いてモリブデンシリサイド（Ｍｏｓ
ｉｘ） 膜１５を膜厚１００〜２００Ｘ、モリブデン
（ＭＯ）膜１６を膜厚２５００〜３５００Ｘにスパッタ
リング法により堆積する。
次に第１図（ｂ）に示すようにフォトエツチング技術を
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓｉのゲート電極
１９を形成する。次にゲート電極１９及び素子分離領域
１２をマスクとしてセルファライン的に、ソース、ドレ
イン領域となるべき部分２０及び２１にヒ素（Ａｓ）イ
オン注入を行なう。
用いてＭｏ／Ｍｏシリサイド／多結晶Ｓｉのゲート電極
１９を形成する。次にゲート電極１９及び素子分離領域
１２をマスクとしてセルファライン的に、ソース、ドレ
イン領域となるべき部分２０及び２１にヒ素（Ａｓ）イ
オン注入を行なう。
次に第１図（ｃ）に示すように眉間絶縁膜１７を堆積し
、その後窒素（Ｎ２ ）雰囲気中で１０００℃の熱処理
を行なうことによりｎ型ソースドレイン領域１８．１８
を形成する。
、その後窒素（Ｎ２ ）雰囲気中で１０００℃の熱処理
を行なうことによりｎ型ソースドレイン領域１８．１８
を形成する。
以上、第１図（ａ）〜（ｃ）に示した工程によって本発
明の一実施例としてのＭｏ／Ｍｏシリサイド／多結晶Ｓ
ｉ の高融点多層ゲー）ＭＯＳＦＥＴが形成される。
明の一実施例としてのＭｏ／Ｍｏシリサイド／多結晶Ｓ
ｉ の高融点多層ゲー）ＭＯＳＦＥＴが形成される。
この第１図（ｃ）に示すＭｏ多層ゲートＭＯ８ＦＥＴの
電気的特性を第２図に示す。
電気的特性を第２図に示す。
この第２図から明らかなように実測値（実線）は計算値
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
（ドツト）とは良く一致し、良好なＭＯＳＦＥＴが得ら
れた。
なお、上記の説明においては、電極を構成する材−料と
してモリブデン（Ｍｏ）とそのシリサイドを用いた例に
ついて説明したが、本発明はこれに限定されるものでは
なく、タングステン（Ｗ）ｅのような他の高融点金属と
そのシリサイドとの組合せを用いても良く、また異種の
金属シリサイドとの組合せであっても同様の効果が得ら
れるものである。
してモリブデン（Ｍｏ）とそのシリサイドを用いた例に
ついて説明したが、本発明はこれに限定されるものでは
なく、タングステン（Ｗ）ｅのような他の高融点金属と
そのシリサイドとの組合せを用いても良く、また異種の
金属シリサイドとの組合せであっても同様の効果が得ら
れるものである。
〈発明の効果〉
以上のように本発明によれば、低抵抗で、従来の多結晶
シリコンと同様、良好かつ安定したＭＯ８界面特性を示
す高融点金属多層ゲートを備えるように半導体装置が形
成されるため、高信頼性、高性能な高融点多層ゲー）Ｍ
Ｏ８構造の半導体装置を作製することが出来る。
シリコンと同様、良好かつ安定したＭＯ８界面特性を示
す高融点金属多層ゲートを備えるように半導体装置が形
成されるため、高信頼性、高性能な高融点多層ゲー）Ｍ
Ｏ８構造の半導体装置を作製することが出来る。
第１図は本発明の一実施例としてのＭＯＳＦＥＴの作製
工程の一例を示す図、第２図はＭｏ多層ゲ−）ＭＯＳＦ
ＥＴの静特性を示す１図、第３図は本発明に用いられる
多層ゲー）ＭＯ８構造の作成ト−゛・ ｉ・ 一／ ｕサイド膜厚の関係を示す図、第５図はＱｕａｓ
ｉ−Ｓｔａｔｉｃ Ｃ−Ｖ特性を示す図である。 １１・・ｐ型（１００）基板、 １３・・・ゲート酸
化膜、 １４・・多結晶シリコン膜、 １５・・・
ＭＯシリサイド膜、 Ｉ６・・・Ｍｏ膜、 １７・・
・層間絶縁膜、 １８・・ソース、ドレイン領域、
１９・・・Ｍｏ／Ｍｏシリサイド／多結晶Ｓｉ ゲー
ト電極。 代理人 弁理士 福 士 愛 彦（他２名）Ｂ 第 １Ｉｌｉ５ ｕｖ ＝ ｔＢｌｇ 第２図 翫Ｉ＋／。 （Ｃ ＄３ｒｍ
工程の一例を示す図、第２図はＭｏ多層ゲ−）ＭＯＳＦ
ＥＴの静特性を示す１図、第３図は本発明に用いられる
多層ゲー）ＭＯ８構造の作成ト−゛・ ｉ・ 一／ ｕサイド膜厚の関係を示す図、第５図はＱｕａｓ
ｉ−Ｓｔａｔｉｃ Ｃ−Ｖ特性を示す図である。 １１・・ｐ型（１００）基板、 １３・・・ゲート酸
化膜、 １４・・多結晶シリコン膜、 １５・・・
ＭＯシリサイド膜、 Ｉ６・・・Ｍｏ膜、 １７・・
・層間絶縁膜、 １８・・ソース、ドレイン領域、
１９・・・Ｍｏ／Ｍｏシリサイド／多結晶Ｓｉ ゲー
ト電極。 代理人 弁理士 福 士 愛 彦（他２名）Ｂ 第 １Ｉｌｉ５ ｕｖ ＝ ｔＢｌｇ 第２図 翫Ｉ＋／。 （Ｃ ＄３ｒｍ
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲート酸化膜を形成し、該ゲート酸
化膜上に多結晶シリコン膜、高融点シリサイド膜及び高
融点金属膜をこの順序に堆積形成し、上記堆積形成され
た膜をエッチングして高融点金属膜、高融点シリサイド
膜、多結晶シリコン膜のゲート電極を形成し、 該ゲート電極をマスクにしてセルフアライン的にイオン
注入し、 次に層間絶縁膜を堆積し、 該層間絶縁膜の堆積後に熱処理を行なってソースドレイ
ン領域を形成する ようになしたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505384A JPS6132477A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505384A JPS6132477A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132477A true JPS6132477A (ja) | 1986-02-15 |
Family
ID=15597637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15505384A Pending JPS6132477A (ja) | 1984-07-23 | 1984-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121478A (ja) * | 1987-11-04 | 1989-05-15 | Makkusu:Kk | 時差式ガラス扉枠開錠装置 |
| JPH0279775U (ja) * | 1988-12-02 | 1990-06-19 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910271A (ja) * | 1983-06-20 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-07-23 JP JP15505384A patent/JPS6132477A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910271A (ja) * | 1983-06-20 | 1984-01-19 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121478A (ja) * | 1987-11-04 | 1989-05-15 | Makkusu:Kk | 時差式ガラス扉枠開錠装置 |
| JPH0279775U (ja) * | 1988-12-02 | 1990-06-19 |
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