JPS6024062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、モリブデン、タングステンを初めとする高融
点金属と８１との合金をゲート電極・配線材料として用
いた半導体装置の製造方法の改良に関する。
点金属と８１との合金をゲート電極・配線材料として用
いた半導体装置の製造方法の改良に関する。
近年、多結晶８厘ゲート電極の代りにモリブデン。
タングステンなど、高融点金属の硅化物をゲート電極と
するＭＯ８型半導体装置が、実用化されつつある。その
理由は、上記硅化物が、多結晶Ｓｉに比べて約１桁以上
、抵抗が低く、しかも多結晶Ｓ１と同様に耐熱性、耐酸
化性に優れているためである。
するＭＯ８型半導体装置が、実用化されつつある。その
理由は、上記硅化物が、多結晶Ｓｉに比べて約１桁以上
、抵抗が低く、しかも多結晶Ｓ１と同様に耐熱性、耐酸
化性に優れているためである。
モリブデンやタングステンの硅化物は、一般に金属の成
分比が、増す程、比抵抗が低下する傾向がある。しかし
ながら、金属成分比を増す程、酸化性雰囲気での熱処理
において不安定になり、また熱処理後の被着膜の引張応
力が、大きくなるため、下地段差部で、クランクが入り
やすくなる。このような、困難を克服するため、合金中
のシリコン成分を過剰にするのが、通常である。ところ
が、シリコン成分を過剰にすると、所望の導電性を有す
る配線を得るのに、より厚い膜厚を必要とし、かつ高温
熱処理により合金被着時に存在する余剰の非晶質ｉノリ
コンとゲート酸化膜との間の反応のため、ゲート耐圧が
劣化する。
分比が、増す程、比抵抗が低下する傾向がある。しかし
ながら、金属成分比を増す程、酸化性雰囲気での熱処理
において不安定になり、また熱処理後の被着膜の引張応
力が、大きくなるため、下地段差部で、クランクが入り
やすくなる。このような、困難を克服するため、合金中
のシリコン成分を過剰にするのが、通常である。ところ
が、シリコン成分を過剰にすると、所望の導電性を有す
る配線を得るのに、より厚い膜厚を必要とし、かつ高温
熱処理により合金被着時に存在する余剰の非晶質ｉノリ
コンとゲート酸化膜との間の反応のため、ゲート耐圧が
劣化する。
本発明を１、」二記の点に鑑み、高融点金属の硅化物か
らなるゲート電極・配線を安定に酸化でき、ゲート耐圧
の向上をはかった半導体装置の製造方法を提供しようと
するものである。
らなるゲート電極・配線を安定に酸化でき、ゲート耐圧
の向上をはかった半導体装置の製造方法を提供しようと
するものである。
本発明は、ゲート酸化膜上に第１の高融点金属Ｓ＋金合
金被着し、熱処理を行なって結晶化し、その」二に第２
の側融点金ＪＭ％−８＋合金な被着し、ゲート電極・配
線パターンを形成する事を特徴とする。
金被着し、熱処理を行なって結晶化し、その」二に第２
の側融点金ＪＭ％−８＋合金な被着し、ゲート電極・配
線パターンを形成する事を特徴とする。
本発明によれば、ゲート耐圧を大幅に改善した、高融点
金属硅化物のゲート電極・配線を実現できる。
金属硅化物のゲート電極・配線を実現できる。
第１図に本発明による製造方法を用いて、作製したＭＯ
Ｓキャパシタの断面図を示す。第１図において、６−８
ＱＣｍ Ｐ型８１基板１に、約８０００！ （７）
７ イーノトド酸化膜２を形成した後、 ４００Ｘのゲ
ート酸化膜３を形成し、５００Ｘの第１のＭｏ−８ｉ合
金（平均組成比が、ＭｏＳｉ２５） ４をり、 Ｃ，マ
グネトロンスパッタ法により被着し、５ Ｘ １０−７
Ｔ’ｏｒｒの真空中にて、フラッシュ加熱（等価温度１
０００°Ｃ）を２０秒行なった後、さらに３５００Ｘの
第２のＭｏ−８ｉ合金（平均組成比が、Ｍｏ５Ｉ２．５
） ５を被着し、通常のフォトリソグラフィーと、Ｃ
Ｆ４及び０２を用いたプラズマエツチングによりゲート
電極パターンを形成した。次いで乾燥酸素中にて１００
０°Ｇ２０分の酸化を行ないゲート耐圧を評価した。第
２図及び第３図に従来、用いられてきた方法により作製
したＭｏ Ｓ ｉ２．６ゲートと、本発明による方法で
形成したＭｏＳｉ２．５の２層ゲートに対する耐圧の頻
度分布を示す。キャパシタ面積は、１−である。第２図
と第３図の比較から、本発明による方法で作製したＭＯ
Ｓキャパシタの耐圧は、ＩＭＶ／ＣｎＬ以下の初１’Ｊ
Ｊ短絡不良がなく、耐圧が大幅に改善されている事が、
わかる。これは、第１の合金層が、１０００℃でＭＯＳ
１１が結晶化するに際して、その合金層の厚みが、薄
いため合金中の余剰シリコンの総量が、少なくかつ、ゲ
ート酸化膜に直接加わる応力が小さいため、応力による
酸化膜破壊が、起こりえないためと考えられる。
Ｓキャパシタの断面図を示す。第１図において、６−８
ＱＣｍ Ｐ型８１基板１に、約８０００！ （７）
７ イーノトド酸化膜２を形成した後、 ４００Ｘのゲ
ート酸化膜３を形成し、５００Ｘの第１のＭｏ−８ｉ合
金（平均組成比が、ＭｏＳｉ２５） ４をり、 Ｃ，マ
グネトロンスパッタ法により被着し、５ Ｘ １０−７
Ｔ’ｏｒｒの真空中にて、フラッシュ加熱（等価温度１
０００°Ｃ）を２０秒行なった後、さらに３５００Ｘの
第２のＭｏ−８ｉ合金（平均組成比が、Ｍｏ５Ｉ２．５
） ５を被着し、通常のフォトリソグラフィーと、Ｃ
Ｆ４及び０２を用いたプラズマエツチングによりゲート
電極パターンを形成した。次いで乾燥酸素中にて１００
０°Ｇ２０分の酸化を行ないゲート耐圧を評価した。第
２図及び第３図に従来、用いられてきた方法により作製
したＭｏ Ｓ ｉ２．６ゲートと、本発明による方法で
形成したＭｏＳｉ２．５の２層ゲートに対する耐圧の頻
度分布を示す。キャパシタ面積は、１−である。第２図
と第３図の比較から、本発明による方法で作製したＭＯ
Ｓキャパシタの耐圧は、ＩＭＶ／ＣｎＬ以下の初１’Ｊ
Ｊ短絡不良がなく、耐圧が大幅に改善されている事が、
わかる。これは、第１の合金層が、１０００℃でＭＯＳ
１１が結晶化するに際して、その合金層の厚みが、薄
いため合金中の余剰シリコンの総量が、少なくかつ、ゲ
ート酸化膜に直接加わる応力が小さいため、応力による
酸化膜破壊が、起こりえないためと考えられる。
次に、本発明によるＭＯＳ型電界効果トランジスタの製
造工程を第４図を用いて説明する。第４図（ａ）のよう
にＰ型シリコン基板１に７０００Ｘ （Ｄフィールド酸
化膜２を形成し、素子領域に４００Ｘのゲート酸化膜３
を形成する。そして５００ＸのＭｏＳｉ２．５をスパッ
タ法により被着し、その場で、フランシュアニールを（
等価温度〜１０００℃）２０秒行ない、次いで３５００
ＸのＭ・ｄＳｉ２５をスパッタ法で被着し、反応性イオ
ンエツチングによりゲート電極４及び５を形成し、（ｂ
）に示すようにゲート酸化膜３のゲート電極４，５の部
分以外を除去する。次に４０Ｋｅ’Ｖで２．５ Ｘ １
０Ｉ５ｃｒπ−２のＡｓをイオン注入し、（ｃ）のよう
にソース６、ドレイン７を形成し、次いで（ｄ）のよう
に１０００℃ドライ酸素中にて２０分の熱酸化を行なっ
て、ソース６、ドレイン７、及びゲート４゜５の表面に
酸化膜８を形成する。この後、ＣＶＤ法により５ｉｎ２
膜を被着し、窓あけを行なった後、ソース、ドレイン及
びゲート上にＡ／配線を行なう事によりＭＯＳ−ＦＥＴ
が完成する。
造工程を第４図を用いて説明する。第４図（ａ）のよう
にＰ型シリコン基板１に７０００Ｘ （Ｄフィールド酸
化膜２を形成し、素子領域に４００Ｘのゲート酸化膜３
を形成する。そして５００ＸのＭｏＳｉ２．５をスパッ
タ法により被着し、その場で、フランシュアニールを（
等価温度〜１０００℃）２０秒行ない、次いで３５００
ＸのＭ・ｄＳｉ２５をスパッタ法で被着し、反応性イオ
ンエツチングによりゲート電極４及び５を形成し、（ｂ
）に示すようにゲート酸化膜３のゲート電極４，５の部
分以外を除去する。次に４０Ｋｅ’Ｖで２．５ Ｘ １
０Ｉ５ｃｒπ−２のＡｓをイオン注入し、（ｃ）のよう
にソース６、ドレイン７を形成し、次いで（ｄ）のよう
に１０００℃ドライ酸素中にて２０分の熱酸化を行なっ
て、ソース６、ドレイン７、及びゲート４゜５の表面に
酸化膜８を形成する。この後、ＣＶＤ法により５ｉｎ２
膜を被着し、窓あけを行なった後、ソース、ドレイン及
びゲート上にＡ／配線を行なう事によりＭＯＳ−ＦＥＴ
が完成する。
以上の方法を用いれば、ゲート耐圧不良を大幅に改善し
たＭｏシリサイドゲート電極・配線が実現される。
たＭｏシリサイドゲート電極・配線が実現される。
以上の説明でわかるように本発明による方法を用いる事
により、従来の単層Ｍｏ−８！合金では、実現できない
、耐圧不良率が低く、熱酸化、酸処理に安定で、基板と
の密着性の良いゲート電極・配線が実現できる。
により、従来の単層Ｍｏ−８！合金では、実現できない
、耐圧不良率が低く、熱酸化、酸処理に安定で、基板と
の密着性の良いゲート電極・配線が実現できる。
実施例で説明した高融点金属は、Ｍｏ以外にＷその他の
高融点金属又は、それらの合金でも同様な効果が得られ
る。
高融点金属又は、それらの合金でも同様な効果が得られ
る。
第１図は、本発明による製造方法を用いて、作製したＭ
ＯＳキャパシタの構造断面図、第２図及び第３図は、従
来のＭＯＳ１２．５ゲート及び本発明の製造方法による
２層Ｍｏ８１２．５ゲートに対する、同一ウェハ内１７
０個のキャパシタの耐圧頻度分布を示す特性図、第４０
図は、本発明によるＭＯＳ−ＦＥＴ製造工程の簡略化し
た工程断面図を示す。 １・・・８１半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・第１の高融点金属−８
１重金属、５・・・第２の高融点金属−８ｉ合金層、６
，７・・・ソース及びドレイン（不純物拡散層）、８・
・・酸化膜。 （７３１７） 弁理士 則 近 憲 佑（ほか１名） 第１図 第２図 第３図 第４図 （
ＯＳキャパシタの構造断面図、第２図及び第３図は、従
来のＭＯＳ１２．５ゲート及び本発明の製造方法による
２層Ｍｏ８１２．５ゲートに対する、同一ウェハ内１７
０個のキャパシタの耐圧頻度分布を示す特性図、第４０
図は、本発明によるＭＯＳ−ＦＥＴ製造工程の簡略化し
た工程断面図を示す。 １・・・８１半導体基板、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・・第１の高融点金属−８
１重金属、５・・・第２の高融点金属−８ｉ合金層、６
，７・・・ソース及びドレイン（不純物拡散層）、８・
・・酸化膜。 （７３１７） 弁理士 則 近 憲 佑（ほか１名） 第１図 第２図 第３図 第４図 （
Claims (3)
- （１） シリコン半導体基板にゲート酸化膜を形成し、
第ｌの高融点金属−８ｉ合金を被着した後、熱処理を行
ない、次いで第２の高融点金属−８ｉ合金を被着し、ゲ
ート電極・配線を形成する工程を具備したことを特徴と
する半導体装置の製造方法。 - （２）第１の高融点金属−８ｉ合金の厚みが、１０００
Ｘ以下であることを特徴とする特許請ソ警囲第１項記ｉ
＆の半導体装置の製造方法。 - （３） 高融点金属が、モリブデン、タングステン。 記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13095183A JPS6024062A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13095183A JPS6024062A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024062A true JPS6024062A (ja) | 1985-02-06 |
Family
ID=15046458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13095183A Pending JPS6024062A (ja) | 1983-07-20 | 1983-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142004U (ja) * | 1986-02-28 | 1987-09-08 | ||
| JPS62188159U (ja) * | 1986-05-21 | 1987-11-30 |
-
1983
- 1983-07-20 JP JP13095183A patent/JPS6024062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142004U (ja) * | 1986-02-28 | 1987-09-08 | ||
| JPS62188159U (ja) * | 1986-05-21 | 1987-11-30 |
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