JPH0349229A

JPH0349229A - 半導体装置

Info

Publication number: JPH0349229A
Application number: JP18495689A
Authority: JP
Inventors: Takeshi Yokoyama; 武横山; Hiroaki Otsuki; 大槻　博明
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-07-18
Filing date: 1989-07-18
Publication date: 1991-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、シリコンを用いた半導体装置に間するもの
で、特に、配線構造に特徴を有する半導体装置に関する
。

（従来の技術）シリコン（Ｓｉ）を用いた半導体装直においでは、アル
ミニウム（Ａ２）薄膜、又はＡｌとＳｉ若しくは銅（Ｃ
ｕ）等との合金薄膜が配線として広く利用されている。

これは、これら薄膜がシリコンに対するオーミッウコン
タクト形成が容易であること、ＳｉＯ□膜等の絶縁膜に
対すると着性が良好であること、成膜が容易であること
等の特徴を有するがらであった。しかしその反面、薄膜
表面にヒロックが生じ易いためこれを解決する必要があ
った。

Ａ（ヒロックを解決するための一つの方法としては、Ａ
９薄膜をＷ（タングステン）薄膜で被覆する方法が知ら
れていた。第５図はその説明に供する図であり、Ａ９を
Ｗで被覆した配線部（以下、Ｗ／ＡＱ配線部と略称する
こともある。）周辺を概略的に示した断面図である。

第５図において、１１はシリコン基板を示し、１３はシ
リコン基板１１に形成された不純物拡散層例えばＮ型拡
散層を示す、この不純物拡散層１３は、半導体装置に照
らして考えれば例えばソース領域・ドレイシ領域である
。ざらに、１５はコンタクトホール１５ａ　＊有する絶
縁層、１７はＳｉｌ含有するＡ９薄膜、１９はＡ’Ｌ　
Ｊ　ｌｌ１Ｉを被覆するＷ膜をそれぞれ示す、このＷ　
／　Ｓ　ｉ配線部２１によれば、Ｗ膜１９によってＡＱ
’ｌ［Ｉ］＠１７表面のヒロック発生を防止出来た。

しかし、第５図に示したＷ／Ａ免配線部２１のような構
成では、この出願人に係る文献（第３２回応用物理字間
係連合講演会講演予稿集（１９８５年春季）、講演番号
２９ｐ−Ｄ−５）に報告されているように、接合リーク
不良が発生し易いという新たな問題が生じてしまう、以
下、このことにつき簡単に説明する。

この文献においては以下に説明するように試料が作製さ
れ、ざらに、この試料を用いての以下に説明するような
接合リーク不良の評価が行なわれでいる。なお、試料作
製工程の説明は第５図を参照して行なう。

先ず、Ｐ型シリコン基板１１にイオン注入法により約０
．３ｕｍの深ざのＮ型不純物拡散層１３が形成され、次
に、Ｐ型シリコン基板１１全面上にＰＳＧ（リンシリケ
ートガラス）１５が堆積される。

次に、ホトリングラフィ工程及びドライエツチング工程
によってＰＳＧＩ５にコンタクトホール１５ａが形成さ
れる。

次に、コンタクホール１５ａ内及びＰＳＧＩ５上に、Ｄ
Ｃマグネトロンスパッタ装Ｍを用いて、Ｓｉ％１．５％
（重量％）含有するＡ９膜（以下、Ａ９．−１．５％Ｓ
ｉ膜と称することもある。）と、Ｗ膜とがこの順に形成
される。

次に、これら洩−１゜５％Ｓｉ膜及びＷ膜が、ホトリソ
グラフィ工程及びドライエツチング工程によって所定形
状にバターニングされ、Ｗ／／１ｕ−１，５％Ｓｉから
成る配線部２１を有する試料が得られる。

続いて、この試料に対し水素雰囲気中にて４００°Ｃ１
４５０℃、４７０℃、５００°Ｃの温度で２０分間のア
ニールが行なわれる。

続いて、このアニール処理の終了した試料の、Ｗ／Ａ（
１−１，５％Ｓｉ配線部２１と、Ｐ型シ１ノコン基板１
１との間に逆方向に５■の電圧が印加されてこの間に流
れる電流値が測定される。そして、Ｉ　Ｘ　１０−７八
以上の電流が流れた場合を接合リーク不良として評価が
行なわれている。

上述の文献には、上述のアニール温度と、接合リーク不
良発生率との関係を示したヒストグラムが掲載されてい
る。５００℃の温度でアニールを行なった試料では、全
ての測定点で接合リーク不良が発生したと云う。

ざらに、接合リーク不良発生の原因を究明するため、接
合リーク不良が発生した試料のＷ　／　Ａ（１−１，５
％Ｓｉ配線部２１を除去してＮ型不純物拡散層１３表面
を露出させこの表面をＳＥＭ　（走査型電子顕微鏡）に
より観察した結果が掲載されている。これによれば、Ｎ
型不純物拡散層１３のコンタクトホールから露出する部
分のシリコンがほぼ均一に侵食されており、その侵食は
Ｎ型不純物拡散層１３の底まで達しでいたと云う０以上
の結果より、Ｗ　／　ＡＱ。

−１，５％Ｓｉ配線部のような構成は、Ｗ膜を設けない
通常の／１ｌ−Ｌ５％Ｓｉ配線では生じえないような、
大量のシリコンの侵食を生じさせ、接合リーク不良を生
じさせてしまうことが分る。

（発明が解決しようとする課題）このように、Ａ９薄膜と、これを被覆するＷ簿膜との２
層構造の配線を用いた場合、Ａ９薄膜のヒロック発生の
防止は出来るが接合リーク不良が発生してしまうという
問題点があった。このため、ヒロック発生の防止は勿論
のこと接合リーク不良の発生をも防止出来る早急な対策
が望まれていた。

この接合リーク不良発生の原因は、定がではないが、高
温度下においてＡＬｌ、５％Ｓｉが下層のＮ型不純物拡
散層からシリコンを吸い上げ、この際ＡＱ。

＝１，５％Ｓ１上にＷがあるため吸い上げられたシリコ
ンと、Ｗとが合金反応を起し、ざらにこの合金反応によ
り、シリコンの吸い上げがより助長されるためであると
考えられでいる。即ち、接合リーク不良を発生させる根
本的な原因は、シリコン基板及び又はＮ型不純物拡散層
から吸い上げられたシリコンと、Ｗ膜との合金反応であ
ると考えられる。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、ヒロックの発生を防止出来るこ
とは勿論のこと接合リーク不良の発生も防止出来る配線
構造を有する半導体装置を提供することにある。

（課題を解決するための手段）この目的の達成を図るため、この発明によれば、シリコ
ン基板と、このシリコン基板に形成された不純物拡散層
と、この不純物拡散層に接続され金属配線層及びこの金
属配線層を被覆する被覆層から成る配線部とを具える半
導体装１において、被覆層をホウ素と、金属とを含むホウ化物で構成したこ
とを特徴とする６なおこの発明の実施に当たり、被覆層に含ませる前述の
金属石、ｌｒｃジルコニウム）、Ｔｉ（チタン）、Ｈｆ
Ｃハフニウム）、■（バナジウム）及びＴａ（クンタル
）の中から選ばれた１ｆ１以上の金属とするのが好適で
ある。

（作用）このような構成によれば、ホウ化物は高温においても安
定であるので、ホウ化物と、シリコンとの反応は起こり
にくい、このため、Ａｔ−１，５％Ｓｉ等で構成される
金属配線層にシリコンが吸い上げられる程度が少なくな
り、この結果、接合リーク不良の発生を防止出来る。

（実施例）以下、この発明ＩＭＯ３型半導体装置に適用した例によ
り説明する。なお、以下の説明において用いる各図は、
この発明を理解出来る程度に概略的に示しであるにすぎ
ない、従って、図中の各構成成分の寸法、形状、配Ｍざ
らに各構成成分間の寸法比等も概略的であり、この発明
が図示例にのみ限定されるものではないことは理解され
たい。

第二ｊＣＩ別第１図は第−実施例の半導体装置の構造を概略的に示し
た断面図である。

第１図において、３１はシリコン基板としてのＰ型シリ
コン基板、３３は素子分離のためのフィールド酸化膜、
３５はＰ型シリコン基板３１に形成された不純物拡散層
としてのＮ型ソース・ドレイン領域、３７はゲート絶縁
膜、３９は例えばリンドープポリシリコンから成るゲー
ト電極、４１はコンタクトホール４１ａ　ＩＦｒ有し例
えば８ＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ　５ｉｌｉｃ
ａｔｓ　Ｇｌａｓｓ）から成る中間絶縁層、４３は例え
ばＡ９１．５％Ｓ１から成る金属配線層、４５はホウ素
と金属とを含むホウ化物で構成した被覆層、４７は金属
配線層４３及び被覆層４５から成る配線部をそれぞれ示
す、この実施例の場合の被覆層４５は、ＺｒＢ、で示さ
れるホウ化物で構成している。

次に、第１図に示した第一実施例の半導体装１の理解を
深めるため、この半導体装置の製造方法の一例につき説
明する。第２図（Ａ）〜（Ｈ）は、その説明に供する図
であり、製造工程中の主な工程における半導体装置の様
子を概略的な断面図を以って示した工程図である。

先ず、Ｐ型シリコン基板３１に従来公知のＬＯＣＯＳ法
により素子分離のためのフィールド酸化膜３３を例えば
６０００人の膜厚に形成する（第２図（Ａ））。

次に、従来公知のドライ酸化法によりゲート絶縁膜３７
を例えば約１５０人の膜厚に形成する。さらに、このゲ
ート絶縁膜３７上からＰ型シリコン基板３１に対しトラ
ンジスタの閾値制御のためにイオン５１ヲ例えば公知の
イオン注入法により注入する（第２図（８））。

次に、Ｐ型シリコン基板３１全面に減圧ＣＶＤ法により
ポリシリコン３９ａを例えば３０００人の膜厚に堆積さ
せ、ざらにこのポリシリコン３９ａにリンを拡散により
例えば４　Ｘ　１０”ｃｍ−３の濃度にドープさせる（
第２図（Ｃ））。

次に、通常のホトリソグラフィ工程及びエツチング工程
１こよりリンドープのポリシリコン３９ａ　’ｌｆｔ所
定のゲート電極形状にバターニングしで、ゲート電極３
９を得る（第２図（Ｄ））。

次に、ゲート電極３９およびフィールド酸化膜３３をマ
スクとして用い、Ｐ型シリコン基板３１に対し例えば砒
素イオン（Ａｓ”）　５３を所定のドーズ量、所定のエ
ネルギーで注入する。続いて注入されたイオンの活性化
を図るため、例えば９００℃の温度で３０分間の熱処理
を行なう。これにより、ソース・トレイン領１’！ｔｃ
Ｎ型拡散層）が得られる（第２図（Ｅ））。

次に、Ｐ型シリコン基板３１全面上に中間結縛層４１形
成のために公知の成膜法により８ＰＳＧ膜４１ｂを例え
ば８０００人の膜厚に形成する（第２図（Ｆ）　）　。

次に、このＢＰＳＧ膜４１ｂのソース・トレイン領域に
対応する領域の所定部分にコンタクトホール４１ａ　％
公知のホトリソグラフィ技術及びエツチング技術により
形成する（第２図（Ｇ））。

次に、コンククトホール４１ａ内及び中間絶縁層４１上
に、例えばＤＣマグネトロンスパッタ装置１％用い、金
属配線層用薄膜としての例えばＡｔ−１，５％Ｓｉ膜４
３膜上３ａ覆層用薄膜としてのこの場合１ｒ８２膜とを
この順に、ＡＮ−１，５％Ｓｉ膜４３膜上３ａては例え
ば６０００人の膜厚に、ＺｒＢ２膜４５ａについたは例
えば１０００人の膜厚にそれぞれ形成する（第２図（Ｈ
））。

なお、被覆層用薄膜であるＺｒＢ２膜４５ａの形成そス
パッタ法で行なう場合は、例えばＺｒと８との合金ター
ゲットを用いたスパッタ法で、或いは、ｈ、Ｂ各々個別
のターゲットを用いたロスバッタ法で行なえる。また、
スパッタ法を用いないとするならば、例えば、１ｒＣＱ
、ａガスと、８ＣＬガスとを用いた気相成長法、或いは
、１ｒ（ＢＨａ）ａを主成分ガスとして用いた気相成長
法等によってもｈＢ２膜の形成は可能である。

次に、Ａｔ−１，５％Ｓｉ膜４３膜上３ａｒ８２膜４５
ａ　％、公知のホトリソグラフィ工程及びエツチング工
程により所定の形状にバターニングして、Ａｕ−１，５
％Ｓｉ金圧配線圧配線と、ＺｒＢｚ被覆層４３とから成
る配線部４７が得られる（第１図）。

箸！次に、第二実施例の半導体装置の説明を行なう、第３図
はその説明に供する図であり、第三実施例の半導体装置
の概略的な断面図である。

この第三実施例の半導体装置は、第一実施例で説明した
配線部４７上に新たに第二の金属配線層４３ｂ（例えば
Ａｌ１．５％Ｓｉ膜）を設けた例である。

この構成によれば、下側の金属配線層４３（ＡＩＬ５％
Ｓｉ膜）の膜厚を第一実施例の場合より薄くしても所望
の配線抵抗が確保出来る。従って、下側のＡＱ、　−１
、５％Ｓｉ膜でのヒロック発生の度合を低減出来る。な
お、第三実施例の構造とする場合で第二の金属配線層４
３ｂをＡｔ−１，５％Ｓｉ膜で構成する場合、その膜厚
はヒロックが発生しない程度に薄くすることが大事であ
る。

第ｍ倒次に、第三実施例の半導体装置の説明を行なう、第４図
はその説明に供する図であり、第三実施例の半導体装置
の概略的な断面図である。

この第三実施例の半導体装置は、第三実施例で説明した
第二の金属配線層４３ｂの上にざらにホウ化物で構成し
た第二の被覆層４５ｂを設けた例である。この構成によ
れば、第二実施例の半導体装置の効果に加え、第二の金
層配線層４３ｂ表面でのヒロック発生の防止が可能にな
る。

また、金属配線層及び被覆層の積層段数を第三実施例の
場合よりもざらに増やしても良い。

以上がこの発明の半導体装フの実施例の説明である。

上述の各実施例によれば、ＺｒＢ２は非常に安定な化合
物であるため、Ａ’ｌ−１，５％Ｓｉ配線がＮ型ソース
、トレイン領域３５及び又はＰ型シリコン基板からシリ
コン原子を吸い上げても、このシリコン原子とＺｒＢ２
とは反応しない、従って、シリコン原子の扱い上げの程
度は低減し、この結果、接合リーク不良発生を防止出来
る。

また、ＺｒＢ２は、超硬度合金であり、ざらにＷに比べ
ても極めて高硬度であるため、ＡＱ、−＋、５％Ｓｉ配
線でのヒロック発生防止が出来る。

なお、この発明は上述の実施例に限られるものではなく
例えば以下に説明するような種々の変更を加えることが
出来る。

上述の実施例では、被覆層を構成するホウ化物の１構成
成分である金属をジルコニウムとしている。しかし、こ
れはジルコニウムに限られるものではなく、チタン、ハ
フニウム、バナジウム又はタンタルとしても良い、これ
らの金属を用０る場合も、その薄膜は、ジルコニウムの
場合と同様に、選ばれた金属とホウ素との例えば合金タ
ーゲットを用いることで容易に形成出来る。

また、被覆層を構成するホウ素と金１とを含むホウ化物
とはこの場合、構成成分の１つである金属が２種類以上
の場合も含むにのような金属としでは、ジルコニウム、
チタン、ハフニウム、バナジウム及びタンタルの中がら
選ばれた２種類以上の材料を挙げることが出来る。

また、上述の実施例では、金属配線層を剋−１，５％Ｓ
ｉ膜とした例で説明している。しかし、この発明を適用
出来る金属配線層はこの材料に限られるものではなく、
他の種々のものでも良い、具体例としは、Ｓｉの含有率
が実施例の場合とは異なるＳｉ含有ｎ配線、Ｃｕ含有Ａ
９配線等を挙げることが出来る。

また、上述の実施例は、この発明８ＮＭＯ５半導体装置
に適用した例であるが、この発明は他の構造の半導体装
置〔こも広く適用出来ることは明らかである。

（発明の効果）上述した説明からも明らかなように、この発明の半導体
装置によれば、金属配線層の被覆層としてホウ素と金属
とを含むホウ化物を用いている。

ホウ化物は非常に安定な化合物であるため、金属配線層
が不純物拡散層及び又はシリコン基板からシリコン原子
を吸い上げても、この被覆層はこのシリコン原子とは反
応しない、このため、金属配線層がシリコンを吸い上げ
る程度が少なくなり、この結果、接合リーク不良の発生
を防止出来る。

ざらに、ホウ化物は超硬度合金であるため、金属配線層
でのヒロック発生をも防止出来る。

これがため、ヒロックの発生を防止出来ることは勿論の
こと接合リーク不良の発生も防止出来る配線構造を有す
る半導体装置を提供出来る。

【図面の簡単な説明】

第１図は、第一実施例の半導体装置の説明に供する図、第２図（Ａ）〜（Ｈ）は、第一実施例の半導体装置の製
造方法の一例を示す工程図、第３図は、第二実施例の半導体装置の説明に供する図、第４図は、第二実施例の半導体装置の説明１こ供する図
、第５図は、従来技術の説明に供する図である。３１・・・Ｐ型シリコン基板、３３−・・フィールド酸
化膜３５・・・Ｎ型ソース・トレイン領域３７・・・ゲート絶縁膜、　　３９・・・ゲート電極４
１・・・中間絶縁層、　　　４１ａ・・・コンククトホ
ール４３・・・金属配線層（Ａｌ１．５％５ｉ）４５・
・・ホウ化物から成る被覆層４７・・・配線部、　　　　　４３ｂ・・・第二の金属
配線層４５ｂ・・・第二の被覆層。３１：Ｐ型シリコン基板３３：２イールド酸化膜３５二Ｎ型ソース・トレイン領域３７：ゲート絶縁膜４７：配線部３９：ゲート電極４１：中間絶縁層４１ａ：フンククトホール４３：金層配線層（Ａｎ　−１，５，％５ｉ）４５ニホ
ウ化物から成る被覆層第−実施例の半導体装置の説明ｌこ供する図第１図

Claims

【特許請求の範囲】

（１）シリコン基板と、該シリコン基板に形成された不
純物拡散層と、該不純物拡散層に接続され金属配線層及
び該金属配線層を被覆する被覆層から成る配線部とを具
える半導体装置において、被覆層をホウ素と、金属とを
含むホウ化物で構成したことを特徴とする半導体装置。
（２）前記金属を、Ｚｒ（ジルコニウム）、Ｔｉ（チタ
ン）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）及びＴａ
（タンタル）の中から選ばれた１種以上の金属とした請
求項１に記載の半導体装置。