JPS60782B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に多層鞄線を
備えた電極構造の第１層電極のエッチング方法を改良し
たものである。
備えた電極構造の第１層電極のエッチング方法を改良し
たものである。
近年、ＬＳＩの製造において高集積化への要求から多層
範線を備えた電極構造が多く用いられるようになってき
た。
範線を備えた電極構造が多く用いられるようになってき
た。
また素子の高速動作化に伴ない、電極材料として従来の
多結晶シリコンに代り、これより比抵抗の低い高融点金
属やその桂化物が注目されるようになってきた。このよ
うな高集積化、高速動作化の要求に対して、第１層電極
に多結晶シリコンを用い、第２層電極に高融点金属ある
いはその桂化物を用いたＭＯＳ型ダイナミックＲＡＭ，
ＣＣＤ等が開発されている。
多結晶シリコンに代り、これより比抵抗の低い高融点金
属やその桂化物が注目されるようになってきた。このよ
うな高集積化、高速動作化の要求に対して、第１層電極
に多結晶シリコンを用い、第２層電極に高融点金属ある
いはその桂化物を用いたＭＯＳ型ダイナミックＲＡＭ，
ＣＣＤ等が開発されている。
しかしながら、このような構造の半導体装置を製造する
場合、第１層電極としての多結晶シリコンを等法性ある
いは異方法のプラズマエッチングによりエッチングを行
なうと、そのエッチング形状は直角か、あるいはそれに
近い急峻な角度となる。
場合、第１層電極としての多結晶シリコンを等法性ある
いは異方法のプラズマエッチングによりエッチングを行
なうと、そのエッチング形状は直角か、あるいはそれに
近い急峻な角度となる。
このため第１層電極の上に絶縁物を介して、第２層電極
としての高融点金属や、その桂化物を被着し、パターニ
ングを行なった後、熱処理を加えると、第２層電極を形
成するこれらの物質は熱処理後のストレスが大きいため
に段差部で段切れを生じ、配線間がオープンになってし
まう。この点を改善するため、第１層電極をエッチング
する前に、この表面に不純物をイオン注入して表面層に
ダメージを与えて欠陥を誘起した後、エッチングするこ
とによりテーパーエツチングする方法が最近報告されて
いる。本発明者もこれについて種々実験を行ない、その
効果を認めたが、実際にこの方法を素子形成に適用した
場合、次のような問題があることが分った。
としての高融点金属や、その桂化物を被着し、パターニ
ングを行なった後、熱処理を加えると、第２層電極を形
成するこれらの物質は熱処理後のストレスが大きいため
に段差部で段切れを生じ、配線間がオープンになってし
まう。この点を改善するため、第１層電極をエッチング
する前に、この表面に不純物をイオン注入して表面層に
ダメージを与えて欠陥を誘起した後、エッチングするこ
とによりテーパーエツチングする方法が最近報告されて
いる。本発明者もこれについて種々実験を行ない、その
効果を認めたが、実際にこの方法を素子形成に適用した
場合、次のような問題があることが分った。
通常の半導体素子で用いる第１層電極の層抵抗は２０〜
３００／均程度に低くする必要があるが、これをイオン
注入によりドープしようとすると約１×１び６ｃの‐２
ドープしなければならない。ところがイオン注入によっ
てこの程度の不純物をドープしようとするとそのエッチ
ング断面のテーパ一角は第１図に破線で示すように略１
３度になってしまい、テーパーがつきすぎて微細パター
ンの形成ができなくなってしまう。また逆に２０〜３０
度のテーパ一角を得ようとするとイオン注入は１〜３×
１び５伽‐２程度しかドープできず層抵抗は２００〜５
００ＺＱ／のと非常に高くなってしまい、電極としての
実用に供し得ない。本発明は、かかる点に鑑みなされた
もので、第１層電極の層抵抗を十分に低くし、且つ適当
なテーパ一角を有するテーパーェツチングを行なって、
第２層電極の断線を防止して信頼性に優れた半導体装置
の製造方法を提供するものである。
３００／均程度に低くする必要があるが、これをイオン
注入によりドープしようとすると約１×１び６ｃの‐２
ドープしなければならない。ところがイオン注入によっ
てこの程度の不純物をドープしようとするとそのエッチ
ング断面のテーパ一角は第１図に破線で示すように略１
３度になってしまい、テーパーがつきすぎて微細パター
ンの形成ができなくなってしまう。また逆に２０〜３０
度のテーパ一角を得ようとするとイオン注入は１〜３×
１び５伽‐２程度しかドープできず層抵抗は２００〜５
００ＺＱ／のと非常に高くなってしまい、電極としての
実用に供し得ない。本発明は、かかる点に鑑みなされた
もので、第１層電極の層抵抗を十分に低くし、且つ適当
なテーパ一角を有するテーパーェツチングを行なって、
第２層電極の断線を防止して信頼性に優れた半導体装置
の製造方法を提供するものである。
即ち本発明は第１層電極となる高濃度に不純物を拡散し
た多結晶シリコンの表面に、不純物をイオン注入して表
面にダメージを与えた後、等万性エッチングを行なって
多結晶シリコンをテーパーェッチングし、次いで絶縁物
を介して第２層電極となる高融点金属あるいはその桂化
物を被着することを特徴とするものである。以下本発明
方法を詳細に説明する。
た多結晶シリコンの表面に、不純物をイオン注入して表
面にダメージを与えた後、等万性エッチングを行なって
多結晶シリコンをテーパーェッチングし、次いで絶縁物
を介して第２層電極となる高融点金属あるいはその桂化
物を被着することを特徴とするものである。以下本発明
方法を詳細に説明する。
本発明において第１層電極となる多結晶シリコンにドー
プする高濃度不純物としては、例えば珪素、燐、ボロン
などを用い、またボロンとガリウセなどを組合わせたも
のでも良い。
プする高濃度不純物としては、例えば珪素、燐、ボロン
などを用い、またボロンとガリウセなどを組合わせたも
のでも良い。
また多結晶シリコンに前記不純物を高濃度にドープさせ
る方法としては、多結晶シリコン層を形成した後、不純
物を熱拡散する方法あるいはＣＶＤ法により多結晶シリ
コン層の堆積時に同時に不純物をドープするドープド多
結晶シリコンを用いても良い。本発明において第１層電
極となる高濃度に不純物をドープした多結晶シリコンに
イオン注入して、その表面にダメージを与えて欠陥を譲
起させるためのイオン源となる不純物としては、例えば
シリコン、アルゴン、珪素、燐、またはボロンなどが挙
られる。また不純物をイオン注入して表面に予めダメー
ジを与えた多結晶シリコンをエッチングする方法として
はケミカルあるいはドライエッチングなど等方性エッチ
ングを用いる。
る方法としては、多結晶シリコン層を形成した後、不純
物を熱拡散する方法あるいはＣＶＤ法により多結晶シリ
コン層の堆積時に同時に不純物をドープするドープド多
結晶シリコンを用いても良い。本発明において第１層電
極となる高濃度に不純物をドープした多結晶シリコンに
イオン注入して、その表面にダメージを与えて欠陥を譲
起させるためのイオン源となる不純物としては、例えば
シリコン、アルゴン、珪素、燐、またはボロンなどが挙
られる。また不純物をイオン注入して表面に予めダメー
ジを与えた多結晶シリコンをエッチングする方法として
はケミカルあるいはドライエッチングなど等方性エッチ
ングを用いる。
なお予め表面層にダメージを与えて欠陥を誘起してから
多結晶シリコンを等方性エッチングすることによりテー
パーェツチングが行なえるが、このテーパ一角は２５〜
５０度の範囲が望ましい。
多結晶シリコンを等方性エッチングすることによりテー
パーェツチングが行なえるが、このテーパ一角は２５〜
５０度の範囲が望ましい。
これはテーパ一角が２５度未満ではテーパーがつきすぎ
て微細パターンが形成できず、また５０度を越えると上
層に配置する第２層電極のストレスが大きくなって段切
れし易いからである。更に本発明において第２層電極と
なる高融点金属としては例えばモリブデン、タワグステ
ン、タンタルなどを用い、またこれらの桂化物としては
ＭｏＳｉ２，ＷＳｉ２，ＴａＳｉ２などが挙げられる。
て微細パターンが形成できず、また５０度を越えると上
層に配置する第２層電極のストレスが大きくなって段切
れし易いからである。更に本発明において第２層電極と
なる高融点金属としては例えばモリブデン、タワグステ
ン、タンタルなどを用い、またこれらの桂化物としては
ＭｏＳｉ２，ＷＳｉ２，ＴａＳｉ２などが挙げられる。
次に本発明方法を２層のＭＯＳ型ダイナミックＲＡＭの
製造に適用した場合の実施例を第２図乃至第８図を参照
して説明する。先ず第２図に示すように半導体基板、例
えばＰ型１００面のシリコン基板１の上に、厚さ１山肌
の熱酸化膜を成長させ、これを写真蝕刻法によりパター
ニングして、素子分離のためのフィールド酸化膜２を形
成する。
製造に適用した場合の実施例を第２図乃至第８図を参照
して説明する。先ず第２図に示すように半導体基板、例
えばＰ型１００面のシリコン基板１の上に、厚さ１山肌
の熱酸化膜を成長させ、これを写真蝕刻法によりパター
ニングして、素子分離のためのフィールド酸化膜２を形
成する。
次に１０００ｑ○のドライな酸素雰囲気中で熱処理して
シリコン基板１の素子形成領域上に厚さ約３００Ａのゲ
ート酸化膜３を成長させ、更に全面に第１層ゲート電極
となる多結晶シリコン４を堆積させる。次に第３図に示
すように、例えば９００〜１０００ｏｏのＰＯＣ夕３ガ
ス雰囲気中で１０〜３０分燐拡散を行 ′ない、多結晶
シリコン層４中に燐を１×１ぴ６伽‐２ドープして層抵
抗を３００／地とする。
シリコン基板１の素子形成領域上に厚さ約３００Ａのゲ
ート酸化膜３を成長させ、更に全面に第１層ゲート電極
となる多結晶シリコン４を堆積させる。次に第３図に示
すように、例えば９００〜１０００ｏｏのＰＯＣ夕３ガ
ス雰囲気中で１０〜３０分燐拡散を行 ′ない、多結晶
シリコン層４中に燐を１×１ぴ６伽‐２ドープして層抵
抗を３００／地とする。
更に第４図に示すように高濃度に燐をドープした多結晶
シリコン層４の表面に、例えば４雌ｅＶ．３×１び５伽
‐２で燐を浅くイオン注入して表面にダメージを与え、
欠陥を誘起させる。
シリコン層４の表面に、例えば４雌ｅＶ．３×１び５伽
‐２で燐を浅くイオン注入して表面にダメージを与え、
欠陥を誘起させる。
次に第５図に示すように写真蝕刻法によりレジストパタ
ーン５を形成した後、ドライエッチングにより等方性エ
ッチングを行なって第１層ゲート電極となる多結晶シリ
コン層４をテーパ一角４０度のテーパーヱツチングをす
る。
ーン５を形成した後、ドライエッチングにより等方性エ
ッチングを行なって第１層ゲート電極となる多結晶シリ
コン層４をテーパ一角４０度のテーパーヱツチングをす
る。
この後、レジストバターン５を剥離した後、ゲート酸化
膜３の露出した部分を剥離し、次いで第６図に示すよっ
に層間絶縁膜６と、第２層のゲート酸化膜７を酸化によ
り同時に形成する。
膜３の露出した部分を剥離し、次いで第６図に示すよっ
に層間絶縁膜６と、第２層のゲート酸化膜７を酸化によ
り同時に形成する。
次に第７図に示すように第２層電極となるＭｏＳｉ２膜
８を厚さ３０００Ａで被着させた後、写真員虫刻法によ
りバターニングする。
８を厚さ３０００Ａで被着させた後、写真員虫刻法によ
りバターニングする。
更に図示しない拡散工程を経てソース・ドレィンを形成
した後、第８図に示すように全面にＣＶＤ法により絶縁
層となるシリコン酸以膜９を被着し、コンタクトホール
を開□して、アルミニウム膜１０を蒸着・パターニング
してＭＯＳ型ダィミックＲＡＭを作成した。
した後、第８図に示すように全面にＣＶＤ法により絶縁
層となるシリコン酸以膜９を被着し、コンタクトホール
を開□して、アルミニウム膜１０を蒸着・パターニング
してＭＯＳ型ダィミックＲＡＭを作成した。
このようにして得られたＭＯＳ型ダイナミックＲＡＭの
第２層ゲート電極となるＭｏＳｉ２膜８のオープンショ
ートを電気的に測定したところ断線率は０〜５％と低く
信頼性に優れ、第１層ゲート電極となる多結晶シリコン
層ににテーパーを設けていない従来方法では、ほとんど
断線してしまい本発明方法が優れていることが確認され
た。
第２層ゲート電極となるＭｏＳｉ２膜８のオープンショ
ートを電気的に測定したところ断線率は０〜５％と低く
信頼性に優れ、第１層ゲート電極となる多結晶シリコン
層ににテーパーを設けていない従来方法では、ほとんど
断線してしまい本発明方法が優れていることが確認され
た。
また上記実施例においてイオン注入ドーズ量を夫々変化
させた場合の第１ゲート電極となる多結晶シリコン層の
テーパー角の変化を調べ、その結果を第１図のグラフに
実線で示した。
させた場合の第１ゲート電極となる多結晶シリコン層の
テーパー角の変化を調べ、その結果を第１図のグラフに
実線で示した。
以上説明した如く本発明に係わる半導体装置の製造方法
によれば、第１層電極となる多結晶シリコンに予め高濃
度に不純物をドープさせて層抵抗を低くしておき、これ
にイオン注入により表面にダメージを与えることにより
良好なテーパーェツチングが得られ、第２層電極の断線
を防止して信頼性の向上を図ることができるものである
。
によれば、第１層電極となる多結晶シリコンに予め高濃
度に不純物をドープさせて層抵抗を低くしておき、これ
にイオン注入により表面にダメージを与えることにより
良好なテーパーェツチングが得られ、第２層電極の断線
を防止して信頼性の向上を図ることができるものである
。
第１図は多結晶シリコンのイオン注入によるドーズ量と
エッチング断面のテーパ一角との関係を示すグラフ、第
２図乃至第８図は本発明の一実施例を示すもので、ＭＯ
Ｓ型ダイナミックＲＡＭを製造する方法を順次工程に従
って示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン、５・・
・レジストパターン、６・・・層間絶縁膜、７・・・ゲ
ート酸化膜、８…ＭｏＳｉ２膜、９…シリコン酸化膜、
１０…アルミニウム膜。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
エッチング断面のテーパ一角との関係を示すグラフ、第
２図乃至第８図は本発明の一実施例を示すもので、ＭＯ
Ｓ型ダイナミックＲＡＭを製造する方法を順次工程に従
って示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート酸化膜、４・・・多結晶シリコン、５・・
・レジストパターン、６・・・層間絶縁膜、７・・・ゲ
ート酸化膜、８…ＭｏＳｉ２膜、９…シリコン酸化膜、
１０…アルミニウム膜。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １ 第１層電極となる高濃度に不純物をドープした多結
晶シリコンの表面に、不純物をイオン注入して表面にダ
メージを与えた後、等方性エツチングを行なって多結晶
シリコンをテーパーエツチングし、次いで絶縁物を介し
て第２層電極となる金属あるいはその硅化物を被着する
ことを特徴とする半導体装置の製造方法。 ２ 多結晶シリコンにドープする高濃度不純物として、
硅素、燐、またはボロンを用いることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ３ イオン注入する不純物としてシリコン、アルゴン、
硅素、燐、またはボロンを用いることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ４ テーパーエツチングのテーパー角を２５〜５０度と
したことを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159113A JPS60782B2 (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159113A JPS60782B2 (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860567A JPS5860567A (ja) | 1983-04-11 |
| JPS60782B2 true JPS60782B2 (ja) | 1985-01-10 |
Family
ID=15686521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159113A Expired JPS60782B2 (ja) | 1981-10-06 | 1981-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60782B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10969688B2 (en) | 2017-07-21 | 2021-04-06 | Semes Co., Ltd. | Substrate treating apparatus and substrate treating method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316616A (en) * | 1988-02-09 | 1994-05-31 | Fujitsu Limited | Dry etching with hydrogen bromide or bromine |
-
1981
- 1981-10-06 JP JP56159113A patent/JPS60782B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10969688B2 (en) | 2017-07-21 | 2021-04-06 | Semes Co., Ltd. | Substrate treating apparatus and substrate treating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860567A (ja) | 1983-04-11 |
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