JPH02208930A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置及びその製造方法に関し、特に電
極配線の構造を改良した半導体装置及びその製造方法に
係わる。

（従来の技術） 周知の如く、半導体装置の電極や配線としては多結晶シ
リコンが広く使用されている。しかしながら、半導体装
置の高集積化、高速化に伴って電極配線の抵抗による信
号伝達遅延が重大な問題となっている。特に、大容量、
高集積化が進展しているＭＯＳ　　ＬＳＩの分野では従
来のゲート電極に使用されている多結晶シリコン力？第
１層配線と共用されるため、ここでの抵抗値がデバイス
高速動作の障害となっている。

このようなことから、電極配線材料として熱的な安定性
と電気的な低抵抗性を有する高融点金属のシリサイドが
使用されつつあり、また最近ではＷ、Ｍｏなどの高融点
金属そのものを電極配線として適用する試みもなされて
いる。Ｗ、Ｍｏなどの高融点金属は、その電気抵抗率が
多結晶シリコンよりも２桁も低く、またシリサイド抵抗
率の１／４〜１／３であり、低抵抗の電極配線として有
望視されている。

上述した高融点金属（例えばＷ）を配線として用いた半
導体装置は、従来、第５図に示す構造のものが知られて
いる。即ち、図中のｌは例えばｎ＋型型数散層２表面に
選択的に形成されたｐ型シリコン基板である。この基板
ｌ上には、絶縁膜３が被覆されており、かつ該絶縁膜３
の前記拡散層２に対応する箇所にはコンタクトホール４
が開孔されている。このコンタクトホール４を含む前Ｓ
２絶縁膜３上には、厚さ１０００人のｎ型不純物を含む
多結晶シリコン層５、厚さ１０００人のＴＩＮ層Ｂ及び
厚さ１５００人のＷ層７を順次堆積し、バターニングさ
れた三層構造の配線８が設けられている。

なお、前記ｎ型不純物を含む多結晶シリコン層５は拡散
層２に対してコンタクトホール４を通して配線８をコン
タクトする際、コンタクトホール４の開孔時の合せずれ
が生じた場合、該多結晶シリコン層５中のｎ型不純物を
基板ｌに自己整合的に添加することにより接合リークを
防ぐために使用される。また、前記ＴＩ　Ｎ層Ｂは前記
多結晶シリコン層５とＷ層７の間に介在させて反応障壁
として作用し、それらの層が直接接触し、約７００℃以
上での熱処理で珪化反応を起こして電気抵抗率が１桁程
度上昇するのを防ぐために使用される。

しかしながら、上記従来の半導体装置においては通常の
写真蝕刻性工程を経てＷ層、ＴｉＮ層及び多結晶シリコ
ン層の三層を反応性イオンエツチングにより同時にバタ
ーニングして配線を形成しようとすると、ＷＳＴｉ　Ｎ
及び多結晶シリコンの三層共に高いエツチングレートを
達成し得る反応ガスがなく、かつＷ層７以外のＴＩＮ層
６、多結晶シリコン層５の厚さを夫々１０００人、１０
００人と比較的厚く設定しているため、エツチングに要
する時間が長くなる。その結果、エツチングマスクとし
てのレジストパターンが反応性エツチング工程で耐えら
れずに後退し、バターニング後の配線８のＷ層７の形状
は第６図に示すように丸くなり、満足した配線を得るこ
とができない問題があった。

また、高集積化が進むに伴って配線間のスペースが狭く
なり、配線間の静電容量（寄生容量）を押え、かつ上下
の配線間の平坦性を確保する観点から、配線の総厚さを
３０００〜３５００人程度に抑える必要性が生じるが、
前記Ｗ層、ＴｉＮ層及び多結晶シリコン層の厚さ比を維
持しつつ薄層化すると、Ｗ層の厚さを１５００人より厚
くできず、低抵抗率の配線形成が困難となる問題があっ
た。

（発明が解決しようとする課題） 本発明は、」二記従来の課題を解決するためになされた
もので、良好な形状と低抵抗率の電極配線を備えた半導
体装置、及びかかる半導体装置を簡単に製造し得る方法
を提供しようとするものである。

［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、素子が形成された半導体基板上
に電極配線を設けた構造の半導体装置において、前記電
極配線のうち少なくとも一部の電極配線が下方側より不
純物を含む多結晶シリコン層、反応障壁層及び高融点金
属層からなる総厚さ３０００Å以下の三層積層構造を有
し、かつ前記反応障壁層と前記多結晶シリコン層の膜厚
の和を前記高融点金属層の膜厚以下としたことを特徴と
するものである。

上記三層積層構造を有する電極配線の総厚さを限定した
理由は、その厚さが３０００人を越えると、平面方向で
の電極配線間での寄生容量が増大して動作の支障となる
クロストークなどを生じるばかりか、上下の電極配線間
での平坦性が損われて段切れ等を招くからである。

上記多結晶シリコン層と反応障壁層の厚さの和は、上記
高融点金属層より薄く設定されるが、具体的には多結晶
シリコン層を１０００人未満、より好ましくは５００Å
以下、反応障壁層を５００Å以下とすることが望ましい
。特に、前記反応障壁層は１００Å以下としても前述し
た多結晶シリコン層、高融点金属層間の珪化反応を防止
するバリアとして十分に作用させることが可能である。

かかる反応障壁層としては、例えばＴｉＮ層、ＺｒＮ層
、ＨｆＮ層、ＷＮ層、Ｍｏ　Ｎ層等を挙げることができ
る。

上記高融点金属層としては、例えばＷ層、ＭＯ層及びＷ
、ＭＯを主成分とする合金層等を挙げることができる。

本発明の製造方法は、素子が形成された半導体基板上に
電極配線を設けた構造の半導体装置の製造において、不
純物を含む多結晶シリコン層及び反応障壁層を順次形成
し、該反応障壁層上に前記多結晶シリコン層と反応障壁
層の膜厚の和以上の膜厚をもつ高融点金属層を堆積した
後、これらの層を反応性イオンエツチング法を用いてパ
ターニングして総厚さ３０００Å以下の三層積層構造を
有する電極配線を形成する工程を具備したことを特徴と
するものである。

本発明の方法において、半導体基板の拡散層にコンタク
トホールを通して配線を接続する構造の半導体装置を製
造する場合について以下に説明する。

まず、−導電型の半導体基板表面に該基板と反対導電型
の拡散層などの素子を形成した後、該基板上に絶縁膜を
堆積し、更に前記拡散層に対応する絶縁膜を選択的にエ
ツチングしてコンタクトホールを開孔する。つづいて、
このコンタクトホールを含む絶縁膜上に多結晶シリコン
層を堆積した後、前記拡散層と同一導電型の不純物を多
結晶シリコン層を通してコンタクトホール内の拡散層に
イオン注入する。ひきつづき、全面に反応障壁層を堆積
し、更に厚さが前記多結晶シリコン層と該反応障壁層の
厚さの和より厚い高融点金属層を順次堆積する。次いで
、前記高融点金属層上に写真蝕刻法によりレジストパタ
ーンを形成し、該レジストパターンをマスクとして前記
高融点金属層、反応障壁層及び多結晶シリコン層を反応
性イオンエツチングにより順次選択的にエツチングして
総厚さ３０００Å以下の三層積層構造を有する電極配線
を形成し、半導体装置を製造する。

（作用） 本発明によれば、電極配線が下層側から不純物を含む多
結晶シリコン層、反応障壁層及び高融点金属層からなり
、総厚さが３０００Å以下の三層構造を存し、かつ前記
多結晶シリコン層及び反応障壁層の厚さの和が高融点金
属層の厚さより小さい、つまり電極配線の中で一番電気
抵抗率の低い高融点金属層の厚さの大きくしているため
、電極配線の抵抗を下げることができる。しかも、総厚
さを３０００Å以下とすることによって、配線間のスペ
ースを狭くすることによる寄生容量の増大を抑制でき、
かつ平坦性を確保できる。

また、一般に高融点金属を反応性イオンエ・ソチングす
るための反応ガスでは反応障壁層及び多結晶シリコン層
に対して同時に高いエツチングレートが得られない。そ
こで、本発明は、多結晶シリコン層及び反応障壁層の厚
さの和を高融点金属層の厚さより小さくすることによっ
て、電極配線を得るための高融点金属層以外の層のエツ
チング時間を短縮できるため、エツチングマスクとして
用いるレジストパターンの後退を最小限に抑え、電極配
線のエツチング形状を大幅に改善できる。

更に、本発明方法によれば上述した低抵抗でエツチング
形状が良好な電極配線を備えた半導体装置を製造できる
。特に、コンタクトホールを通して半導体基板の拡散層
に配線を接続する構造の半導体装置の製造において、多
結晶シリコン層を薄層化することによって、該多結晶シ
リコン層の堆積後、拡散層と同導電型の不純物をイオン
注入する際、多結晶シリコン層と拡散層の界面近くまで
低加速電圧で行なうことが可能となる。その結果、多結
晶シリコン層と拡散層の界面に生成した自然酸化膜を前
記イオンによるミキシング作用によって破壊し、この拡
散層と配線間のコンタクトを良好にとることが可能とな
る。また、この時に必要な加速エネルギーは小さくても
よく、イオンの飛程距離（Ｒｐ　）の標準偏差（ΔＲｐ
）を小さくできるため、浅い接合を実現できる。

（実施例） 以下、本発明の実施例を製造方法を併記して詳細に説明
する。

実施例１ まず、ｐ型シリコン基板１１表面の所望領域にｎ型不純
物、例えば砒素をイオン注入した後、９００℃、３０分
間の熱処理を施してｎ十型拡散層１２を形成した。つづ
いて、ＬＰＣＶＤ法により基板１１全面に５ｔｏ２膜１
３を堆積した後、通常の写真蝕刻法と反応性イオンエツ
チング技術により該５ｉ０２膜１３を選択的に除去して
前記拡散層１２に対応する部分にコンタクトホール１４
を開孔した（第１図（ａ）図示）。

次いで、縦型ＬＰＧＶＤ炉内で前記コンタクトホール１
４を含む５１０２１！１３全面に厚さ５００人の多結晶
シリコン層１５を酸素の取込みを少なくした条件にて堆
積した後、該多結晶シリコン層１５に飛程距、１１１（
Ｒｐ）が表面から４００人程度と界面付近になるように
砒素イオンを加速電圧８５Ｋ　ｅ　Ｖの条件で注入した
（同図（ｂ）図示）。この砒素イオン注入により、多結
晶シリコン層１５内に前記拡散層１２と同一導電型の不
純物を導入されると共に、前記シリコン基板１１と多結
晶シリコン層１５の界面に生成した自然酸化膜がミキシ
ングされ、多結晶シリコン層１５が拡散層１２に対して
良好にコンタクトされた。

次いで、スパッタ蒸着法によりＴ１を窒素とアルゴンの
混合ガスでスパッタリングして同図（Ｃ）に示すように
多結晶シリコン層１５上に厚さ５００人のＴＩＮ層１Ｂ
を堆積した。つづいて、スパッタ蒸着法又はＬＰＣＶＤ
法により前記ＴＩＮ層１層上６上さ１５００人のＷ層１
７を堆積した（同図（ｄ）図示）。ひきつづき、写真蝕
刻法によりＷ層１７上にレジストパターン（図示せず）
を形成し、該レジストパターンをマスクとしてＳＦ、ガ
スを用いた反応性イオンエツチングにより前記Ｗ層１７
からＴｉＮ層１Ｂ、多結晶シリコン層１５を順次選択的
に除去して多結晶シリコン層１５、ＴＩ　ＮｒｆＡ１６
及びＷ層１７からなる三層構造の配線１８を形成した（
同図（ｅ）及び第２図図示）。なお、第２図は第１図（
ｅ）のＸ−Ｘ線に沿う断面図である。かかるエツチング
に要する時間は、従来の第４図に示す構造では３０分間
前後であったの対し、本実施例１では１２分間前後とｌ
／３近（と大幅に短縮され、かつ第２図に示すように垂
直で寸法変換差のない良好な形状の配線１８が形成され
た。この後、レジストパターンを除去し、９００℃で３
０分間アニーリングを行なった。

本実施例１の半導体装置は、第１図（ｅ）及び第２図に
示すようにｎ十型拡散層１２を表面に選択的に形成され
たｐ型シリコン基板ｌｌ上に、前記拡散層１２に対応す
る箇所にはコンタクトホール１４が開孔されて５ｉ０２
膜１３を彼覆し、かつ該コンタクトホール１４を含む前
記５ｉ０２膜１３上に厚さ５００人の砒素を含む多結晶
シリコン層１５、厚さ５００人のＴＩＮ層１６及び厚さ
１５００人のＷ層１７を順次堆積し、パターニングされ
た総厚さ２５００人の三層構造の配線１８を設けた構成
になっている。かかる構成によれば、多結晶シリコン層
１５とＴＩＮ層１Ｂの厚さの和をＷ層１７よりも低く抑
えることによって、エツチング形状が良好な配線１８が
得られ、かつ総厚さを大きくすることなく配線抵抗の低
減化を図ることができ、更にコンタクト抵抗の良好な値
にでき、高密度、高集積度の半導体装置を得ることがで
きる。事実、本実施例１の半導体装置においては従来の
構造では総厚さ３５００人必要であった配線の表面抵抗
ｌΩ／口を総厚さ２５００人で実現でき、しかもコンタ
クト抵抗率も３ＸｌＯ”７Ω・Ｃ−と良好な値が得られ
た。更に、この時のｎ　＋　／　ｐ接合深さ（Ｘｊ　）
は０．１５μｍ以下と極めて浅い接合が実現された。

次に、前記配線のうちＷ膜をどの程度にすれば良好なも
のが得られるかを実験データによって示す。

第３図は、上述した三層構造配線のうち、総厚さをａｏ
ｏｏ人、配線幅を０．８μｍ及び長さを３１と一定にし
、Ｗの厚さをそれぞれ１０００人、１５００人、２００
０人、２４００人に変えた４つの試料を用意し、これら
の両端間に電流を流してそれぞれの配線抵抗を測定した
結果（−０−印で表わす）である。第２図中の・・・印
は、比較のために示した計算値である。

第２図から明らかなようにＷの厚さが１５００人（Ｗの
厚さは総厚さの半分）より薄い場合には配線抵抗が高い
が、これが１５００Å以上では前記抵抗が１．０Ω／口
以下の低い値に保たれる。この理由は、計算では配線パ
ターン時のエツチングに起因したＷ膜の角の丸みによる
Ｗ膜の断面積減少分を考慮せずに配線抵抗を算出してい
るが、実際の測定結果にはこのＷＮ２の断面積減少分に
伴う配線抵抗増加がＷ膜の薄いものには顕著に表われる
からである。総厚さ１５００人のものについても同様な
測定を行なったが、３０００人のものと同様の結果を得
た。以上のことから、Ｗ膜は総厚さの半分以上必要であ
ることがわかった。

実施例２ まず、ｐ型シリコン基板２１を熱酸化してその表面に厚
さ５０〜３００人のシリコン酸化膜２２を形成した。つ
づいて、ＬＰＣＶＤ法によりシリコン酸化１１２２全面
に厚さ１５００人の多結晶シリコン層を堆積した後、通
常の燐拡散工程、例えばＮ２とＰＯＣ＃３の混合ガス中
で９００℃、３０分間の熱処理によりｎ型不純物を導入
し、更に公知のケミカルドライエツチングによりシリコ
ン酸化膜２２に損傷を与えないように薄膜化し、厚さ５
００人の不純物を含む多結晶シリコン層２３とした（第
３図（ａ）図示）。なお、かかる多結晶シリコン層の形
成は、前記方法の他に予め所望厚さ、例えば５００人の
多結晶シリコン層を堆積した後、飛程距離（Ｒｐ　）が
該多結晶シリコン層の半分以下の距離となるようにｎ型
不純物（例えば砒素）を低加速エネルギー、例えば１５
Ｋ　ｅ　Ｖの条件でイオン注入する方法、又はこの後に
堆積される反応障壁層からの拡散による方法、或いはＳ
ｉＨ４と約１％のＰＨ。

との混合ガスを用いたＣＶＤ法により不純物（Ｐ）がド
ープされた多結晶シリコン層を５００人の厚さで堆積す
る方法を採用し得る。

次いで、スパッタ蒸着法によりＴＩを窒素とアルゴンの
混合ガスでスパッタリングして多結晶シリコン層２３上
に厚さ５００人のＴ１８層２４を堆積した後、スパッタ
蒸着法又はＬＰＣＶＤ法により前記ＴｉＮ層２層上４上
さ１５００人のＷ層２５を堆積した（同図（ｂ）図示）
。ひきつづき、写真蝕刻法によりＷ層２５上にレジスト
パターン（図示せず）を形成し、該レジストパターンを
マスクとしてＳＦもガスを用いた反応性イオンエツチン
グにより前記Ｗ層２５からＴ１８層２４、多結晶シリコ
ン層２３、シリコン酸化膜２２を順次選択的に除去して
基板２１上にゲート酸化膜２Ｂを形成すると共に該ゲー
ト酸化＠２６上に多結晶シリコン層２３、Ｔ１８層２４
及びＷ１１２５からなる三層構造のゲート電極２７を形
成した。この後、レジストパターンを除去し、前記ゲー
ト電極２７をマスクとしてｎ型不純物、例えば砒素をシ
リコン基板２１にイオン注入し、活性化してｎ＋型のソ
ース、ドレイン領域２８．２９を形成した半導体装置を
製造した（同図（ｃ）図示）。

“本実施例２によれば、低抵抗のゲート電極２７を備え
、かつ十分なゲート耐圧を有する半導体装置を得ること
ができる。即ち、従来技術では多結晶シリコン層に燐等
の不純物を導入する際の燐拡散において、その下のゲー
ト酸化膜となるシリコン酸化膜への燐の拡散、ゲート耐
圧の低下を抑制するだめに前記多結晶シリコン層の厚さ
を１５００Å以上にする必要があった。このため、前記
三層構造のゲート電極中に占める多結晶シリコンの厚さ
が大きくなり、相対的にＷ層が薄くなってゲート電極の
低抵抗化が困難となる。これに対し、本実施例２では多
結晶シリコン層下のシリコン酸化膜２２への燐拡散を招
くことなく、５００人と極めて薄い燐を含む多結晶シリ
コン層２３を形成できるため、既述のように低抵抗のゲ
ート電極２７を備え、かつ十分なゲート耐圧を有する半
導体装置を得ることができる。

なお、上記実施例では半導体基板としてｐ型シリコン基
板を用いたが、ｎ型シリコン基板を用いても同様な効果
を達成できる。かかるｎ型シリコン基板を用いた場合の
多結晶シリコンへのｐ型不純物の導入はＢＦ２等をイオ
ン注入により行なうことができる。

［発明の効果］ 以上詳述した如く、本発明によれば良好なエツチング形
状を有しかつ低抵抗率のの電極配線を備えた高密度、高
集積度の半導体装置、及びかかる半導体装置を簡単かつ
高歩留りで製造し得る方法を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の実施例１における半導
体装置の製造を工程順に示す断面図、第２図は第１（ｅ
）のＸ−Ｘ線に沿う断面図、第３図はＷ膜厚及びＷ膜厚
／総厚さと配線抵抗との関係を示す特性図、第４図（ａ
）〜（ｃ）は本実施例２における半導体装置の製造を工
程順に示す断面図、第５図は従来の三層構造の配線を備
えた半導体装置を示す断面図、第６図は従来の半導体装
置の問題点を説明するための断面図である。 １１、２１・・・ｐ型シリコン基板、１２・・・ｎ十型
拡散層、１３・・・５ｉｏ２膜、１４・・・コンタクト
ホール、１５．２３・・・多結晶シリコン層、１６．２
４・・・ＴｉＮ層、１７．２５・・・Ｗ層、１８・・・
配線、２６・・・ゲート酸化膜、２７・・・ゲート電極
、２８・・・ソース領域、２９・・・ドレイン領域。 出願人代理人　弁理士　鈴江武彦 第 ２図

Claims (2)

【特許請求の範囲】
1. （１）、素子が形成された半導体基板上に電極配線を設
   けた構造の半導体装置において、前記電極配線のうち少
   なくとも一部の電極配線が下方側より不純物を含む多結
   晶シリコン層、反応障壁層及び高融点金属層の三層積層
   構造を有し、かつ前記反応障壁層と前記多結晶シリコン
   層の膜厚の和を前記高融点金属層の膜厚以下としたこと
   を特徴とする半導体装置。
2. （２）、素子が形成された半導体基板上に電極配線を設
   けた構造の半導体装置の製造において、不純物を含む多
   結晶シリコン層及び反応障壁層を順次形成し、該反応障
   壁層上に前記多結晶シリコン層と反応障壁層の膜厚の和
   以上の膜厚をもつ高融点金属層を堆積した後、これらの
   層を反応性イオンエッチング法を用いてパターニングし
   て三層積層構造を有する電極配線を形成する工程を具備
   したことを特徴とする半導体装置の製造方法。