JPH0427710B2 - - Google Patents
Info
- Publication number
- JPH0427710B2 JPH0427710B2 JP58041470A JP4147083A JPH0427710B2 JP H0427710 B2 JPH0427710 B2 JP H0427710B2 JP 58041470 A JP58041470 A JP 58041470A JP 4147083 A JP4147083 A JP 4147083A JP H0427710 B2 JPH0427710 B2 JP H0427710B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- melting point
- heat treatment
- high melting
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910052726 zirconium Inorganic materials 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims 4
- 238000002844 melting Methods 0.000 description 26
- 239000002184 metal Substances 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 25
- 238000010438 heat treatment Methods 0.000 description 21
- 230000008018 melting Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 16
- 239000010949 copper Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 150000002739 metals Chemical class 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 150000002736 metal compounds Chemical class 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910016006 MoSi Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000001247 metal acetylides Chemical class 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000009864 tensile test Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0104—Zirconium [Zr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01072—Hafnium [Hf]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
Description
［発明の技術分野］
この発明は、高融点金属を電極若しく電極配線
に使用した半導体装置に関するものである。 ［発明の技術的背景］ 現在、半導体装置の製造においては、Si半導体
LSIの一層の高集積化に向かつて研究が進められ
ていると同時に、より高速な−族半導体LSI
の量産化技術の開発が進められている。 このような一層の高集積化や−族半導体
LSIの開発にあたつては、電極配線材の選定や形
成方法が重要な問題になつている。 まず、従来一般的に用いられているAlの電極
形成技術は、500℃付近の温度におけるSi共晶の
生成があるために、この温度より高温の熱処理工
程は、すべて電極形成工程の前に終了していなけ
ればならないという制約がある。 次にMOSデバイスなどにおいてゲート電極な
どに多結晶Siが使用されている。この多結晶Si
は、高温に耐え、絶縁膜との密着性の高いことな
どの長所を有するため、多結晶Siゲートプロセス
はほぼ完成されているといえるが、一方シート抵
抗値が高い短所があるために、高集積化や高速化
のうえで障害になつている。 そこで、高温熱処理に耐え、かつシート抵抗の
低い高融点金属の利用が検討されている。ところ
がTiやTiW等の高融点金属は、半導体基板とオ
ーミツクコンタクトをしないため、基板上のオー
ミツク金属層に積層して形成され、さらにこの高
融点金属層の上にボンデイング用金属層を積層す
る多層配線の形で用いられている。この多層配線
において、高融点金属層は基板からの不純物拡散
の防止及び基板へのボンデイング用金属拡散の防
止を目的とした拡散バリア層として利用されてい
るだけである。 このようにTiやTiW等の高融点金属を用いた
電極配線の問題点の一つは、電極配線の形成工程
がながくかつ繁雑であることである。GaAsEFT
の製造プロセスを例にとつて説明すると次の如く
である。まず、基板にイオン注入し、活性化アニ
ールを行つた後、注入用マスクを除去する。しか
る後、基板上にAu−Ge合金／Ptのオーミツクコ
ンタクト電極層を設けた上に、ボンデイング電極
層Ti／Pt／Auを積層する。（この場合のTi層は
拡散バリア層である。）次に配線パターンを形成
しなければならないが、多層構造の電極の場合は
一回のエツチングで形成することは困難であり、
二回のエツチングで行つたとしても従来の湿式エ
ツチング法によつては微細なパターン形成が極め
て難しい。そのためCVD法によるSiO2膜やレジ
ストを利用したリフトオフ法で配線パターンを形
成しているので、配線形成工程が長くかつ繁雑と
なつている。 さらにTiやTiW等の高融点金属の次の問題点
は、Si基板に適用した場合に、500℃程度の熱処
理には耐えるが更に高温の熱処理を加えると拡散
バリア層の働きが失われるという問題点がある。
すなわちTiは600℃以上でTiSi2の形で完全にシ
リサイド化し、TiWは800℃以上でシリサイド化
し膜が変質するからである。 そこで高融点金属単体に代えて高融点金属の窒
化物、炭化物又は珪化物を用いることが検討され
ている。これらの高融点金属の化合物は、高融点
金属単体と同様にシート抵抗が小さくて高集積化
や高速化する電極配線に適するとともに、化学的
に安定であるため800℃以上の高温熱処理を加え
ても変質せず拡散バリア層としての働きが失われ
ないという理由によるものである。 ［背景技術の問題点］ 上述したように高融点金属化合物層は、高温熱
処理を加えた場合、化学的に変質することはない
けれども、それに積層されている他の金属層との
間の密着力が低下するという重大な欠点がある。
この密着力低下現象に伴つて電気的性能の低下現
象があり、この面から高温熱処理の条件に制約が
生じている。 また、前述したように多結晶Siゲートプロセス
の多結晶Siを高融点金属化合物で置きかえるため
には、高融点金属化合物層と基板や絶縁膜との密
着性が良好でなければならないが、この点高融点
金属化合物はMoSi2など一部のものを除き満足で
きるものがない。 ［発明の目的］ この発明の目的は、高温熱処理をしても他の金
属層や基板・絶縁膜との密着力の低下しない、且
つ多結晶Siゲートプロセスと同様な製造プロセス
の短縮単純化が図れる高融点金属化合物層の導電
部を備えた半導体装置を提供することにある。 ［発明の概要］ この発明の半導体装置は、高融点金属（Ti，
Zr，Hf，Ta，Ｗ）の窒化物、炭化物又は珪化物
という高融点金属化合物の層と他の金属（Ti，
Zr，Hf，Ta，Ｗ，Ni，Co，Al，Au，Pt）の層
との積層構造から成るところの電極もしくは電極
配線等の導電部を有し、特に上記高融点金属化合
物層と他の金属層のいずれかに銅を0.01％〜５％
含有せしめたことを特徴とするものである。 この発明の半導体装置によつて、導電部の両層
間及び導電部と基板や絶縁膜との密着性が改善さ
れるのは、Cuを含有せしめることにより両層間
の界面での結晶粒界が細かくなること、Cuのイ
オン化傾向やイオン半径の点から両層間の原子配
列適合性が向上しまた接触ポテンシヤルが小さく
なること、導電部と絶縁膜・半絶縁膜との接触ポ
テンシヤルが小さくなること、酸素やSiとの親和
性が高まること、高融点金属化合物層の膜ストレ
スや膜延性が改善されることに基因するものと推
定される。 ［発明の実施例］ 第１図の構造の整流素子を、次の三種の電極構
造Ａ，Ｂ，Ｃについて試作した。 第１図において、１はP+型Si層、２はN-型Si
層、３はN+型Si層、４は試験されるべきＡ，Ｂ，
Ｃ電極、５ははんだ層、６はステムである。 試片の電極４の構造Ａ，Ｂ，Ｃは以下の通りで
ある。 Ａ：Ni／Co……従来の整流素子で使用されてい
る電極材 Ｂ：TiN／Ni……従来の高融点金属窒化物の電
極材 Ｃ：TiN／Cu（0.01〜５％）含有Ni……本発明を
適用した電極材 なお、各電極における各素材膜厚は、Ni
（Ａ）：2000Å，Co（Ａ）：5000Å，TiN（Ｂ，
Ｃ）：4000Å，Ni（Ｂ，Ｃ）：5000Åである。 以上の電極構造Ａ，Ｂ，Ｃで試作した整流素子
試片は、熱処理前（蒸着したまま）、700℃熱処理
後、800℃熱処理後、900℃熱処理後の４状態につ
いて引張り試験を行つて電極４の機械的強度の変
化を調べた。その結果を第２図に示した。 第２図から明らかなように、熱処理前において
Ａ及びＢの強度に対してＣの強度がはるかに大き
く、また熱処理後Ａ及びＢは強度が急激に低下す
るのに対してＣの強度低下は極めて小さい。 またTiN中の銅の含有量と引張強度との関係
を第７図に示す。 一方前記800℃熱処理後のＡ，Ｂ，Ｃ試片につ
いて、順方向バイアスをかけ30アンペア通電時に
おける順方向電圧Vfと、150A，0.1秒のサージ電
流を流した後の電圧変化量ΔmV（順方向−Vf方
向−に90mAの電流を流した時のVf1とした時、
150A，0.1秒のサージ電流を流し、この電流が切
れた後、400μsec後に90mAのVfを測定しVf2とす
る。Vf1−Vf2をΔmVと定義している）とを測定
し、その結果を第１表に示した。また試片の順特
性を調べてその結果を第３図に示した。
に使用した半導体装置に関するものである。 ［発明の技術的背景］ 現在、半導体装置の製造においては、Si半導体
LSIの一層の高集積化に向かつて研究が進められ
ていると同時に、より高速な−族半導体LSI
の量産化技術の開発が進められている。 このような一層の高集積化や−族半導体
LSIの開発にあたつては、電極配線材の選定や形
成方法が重要な問題になつている。 まず、従来一般的に用いられているAlの電極
形成技術は、500℃付近の温度におけるSi共晶の
生成があるために、この温度より高温の熱処理工
程は、すべて電極形成工程の前に終了していなけ
ればならないという制約がある。 次にMOSデバイスなどにおいてゲート電極な
どに多結晶Siが使用されている。この多結晶Si
は、高温に耐え、絶縁膜との密着性の高いことな
どの長所を有するため、多結晶Siゲートプロセス
はほぼ完成されているといえるが、一方シート抵
抗値が高い短所があるために、高集積化や高速化
のうえで障害になつている。 そこで、高温熱処理に耐え、かつシート抵抗の
低い高融点金属の利用が検討されている。ところ
がTiやTiW等の高融点金属は、半導体基板とオ
ーミツクコンタクトをしないため、基板上のオー
ミツク金属層に積層して形成され、さらにこの高
融点金属層の上にボンデイング用金属層を積層す
る多層配線の形で用いられている。この多層配線
において、高融点金属層は基板からの不純物拡散
の防止及び基板へのボンデイング用金属拡散の防
止を目的とした拡散バリア層として利用されてい
るだけである。 このようにTiやTiW等の高融点金属を用いた
電極配線の問題点の一つは、電極配線の形成工程
がながくかつ繁雑であることである。GaAsEFT
の製造プロセスを例にとつて説明すると次の如く
である。まず、基板にイオン注入し、活性化アニ
ールを行つた後、注入用マスクを除去する。しか
る後、基板上にAu−Ge合金／Ptのオーミツクコ
ンタクト電極層を設けた上に、ボンデイング電極
層Ti／Pt／Auを積層する。（この場合のTi層は
拡散バリア層である。）次に配線パターンを形成
しなければならないが、多層構造の電極の場合は
一回のエツチングで形成することは困難であり、
二回のエツチングで行つたとしても従来の湿式エ
ツチング法によつては微細なパターン形成が極め
て難しい。そのためCVD法によるSiO2膜やレジ
ストを利用したリフトオフ法で配線パターンを形
成しているので、配線形成工程が長くかつ繁雑と
なつている。 さらにTiやTiW等の高融点金属の次の問題点
は、Si基板に適用した場合に、500℃程度の熱処
理には耐えるが更に高温の熱処理を加えると拡散
バリア層の働きが失われるという問題点がある。
すなわちTiは600℃以上でTiSi2の形で完全にシ
リサイド化し、TiWは800℃以上でシリサイド化
し膜が変質するからである。 そこで高融点金属単体に代えて高融点金属の窒
化物、炭化物又は珪化物を用いることが検討され
ている。これらの高融点金属の化合物は、高融点
金属単体と同様にシート抵抗が小さくて高集積化
や高速化する電極配線に適するとともに、化学的
に安定であるため800℃以上の高温熱処理を加え
ても変質せず拡散バリア層としての働きが失われ
ないという理由によるものである。 ［背景技術の問題点］ 上述したように高融点金属化合物層は、高温熱
処理を加えた場合、化学的に変質することはない
けれども、それに積層されている他の金属層との
間の密着力が低下するという重大な欠点がある。
この密着力低下現象に伴つて電気的性能の低下現
象があり、この面から高温熱処理の条件に制約が
生じている。 また、前述したように多結晶Siゲートプロセス
の多結晶Siを高融点金属化合物で置きかえるため
には、高融点金属化合物層と基板や絶縁膜との密
着性が良好でなければならないが、この点高融点
金属化合物はMoSi2など一部のものを除き満足で
きるものがない。 ［発明の目的］ この発明の目的は、高温熱処理をしても他の金
属層や基板・絶縁膜との密着力の低下しない、且
つ多結晶Siゲートプロセスと同様な製造プロセス
の短縮単純化が図れる高融点金属化合物層の導電
部を備えた半導体装置を提供することにある。 ［発明の概要］ この発明の半導体装置は、高融点金属（Ti，
Zr，Hf，Ta，Ｗ）の窒化物、炭化物又は珪化物
という高融点金属化合物の層と他の金属（Ti，
Zr，Hf，Ta，Ｗ，Ni，Co，Al，Au，Pt）の層
との積層構造から成るところの電極もしくは電極
配線等の導電部を有し、特に上記高融点金属化合
物層と他の金属層のいずれかに銅を0.01％〜５％
含有せしめたことを特徴とするものである。 この発明の半導体装置によつて、導電部の両層
間及び導電部と基板や絶縁膜との密着性が改善さ
れるのは、Cuを含有せしめることにより両層間
の界面での結晶粒界が細かくなること、Cuのイ
オン化傾向やイオン半径の点から両層間の原子配
列適合性が向上しまた接触ポテンシヤルが小さく
なること、導電部と絶縁膜・半絶縁膜との接触ポ
テンシヤルが小さくなること、酸素やSiとの親和
性が高まること、高融点金属化合物層の膜ストレ
スや膜延性が改善されることに基因するものと推
定される。 ［発明の実施例］ 第１図の構造の整流素子を、次の三種の電極構
造Ａ，Ｂ，Ｃについて試作した。 第１図において、１はP+型Si層、２はN-型Si
層、３はN+型Si層、４は試験されるべきＡ，Ｂ，
Ｃ電極、５ははんだ層、６はステムである。 試片の電極４の構造Ａ，Ｂ，Ｃは以下の通りで
ある。 Ａ：Ni／Co……従来の整流素子で使用されてい
る電極材 Ｂ：TiN／Ni……従来の高融点金属窒化物の電
極材 Ｃ：TiN／Cu（0.01〜５％）含有Ni……本発明を
適用した電極材 なお、各電極における各素材膜厚は、Ni
（Ａ）：2000Å，Co（Ａ）：5000Å，TiN（Ｂ，
Ｃ）：4000Å，Ni（Ｂ，Ｃ）：5000Åである。 以上の電極構造Ａ，Ｂ，Ｃで試作した整流素子
試片は、熱処理前（蒸着したまま）、700℃熱処理
後、800℃熱処理後、900℃熱処理後の４状態につ
いて引張り試験を行つて電極４の機械的強度の変
化を調べた。その結果を第２図に示した。 第２図から明らかなように、熱処理前において
Ａ及びＢの強度に対してＣの強度がはるかに大き
く、また熱処理後Ａ及びＢは強度が急激に低下す
るのに対してＣの強度低下は極めて小さい。 またTiN中の銅の含有量と引張強度との関係
を第７図に示す。 一方前記800℃熱処理後のＡ，Ｂ，Ｃ試片につ
いて、順方向バイアスをかけ30アンペア通電時に
おける順方向電圧Vfと、150A，0.1秒のサージ電
流を流した後の電圧変化量ΔmV（順方向−Vf方
向−に90mAの電流を流した時のVf1とした時、
150A，0.1秒のサージ電流を流し、この電流が切
れた後、400μsec後に90mAのVfを測定しVf2とす
る。Vf1−Vf2をΔmVと定義している）とを測定
し、その結果を第１表に示した。また試片の順特
性を調べてその結果を第３図に示した。
【表】
第１表及び第３図の電気特性の結果にみるよう
にＢ電極が最も悪いが、これは熱処理後にTiN
とNiとの間の密着力が低下することに起因する
と考えられる。これに対し本発明を適用したＣ電
極構造は、電気特性においてＡ，Ｂよりいちぢる
しく優れており、前記機械的強度に関する試験結
果と併せ考えると、Ｃ電極では熱処理後も密着性
が損なわれていないことがわかる。 次に第二実施例として、TiNターゲツトとCu
を含むターゲツトを同時にスパツタさせてCuを
0.01〜５％含有するTiNをゲート電極とした4kb
スタテイツクRAMを、従来の多結晶Siゲートプ
ロセスと同一工程で製作し、対照例としてMo電
極呼びMoSi2電極のものを同一工程で製作した。
第４図にそのFET部分の概略製造工程を示した。
基板７上にフイールド酸化膜８を形成後エツチン
グ開口し［第４図ａ］、次いでゲート酸化膜９を
形成した後、Cu含有TiNゲート電極１０を形成
し、これをマスクにしてソース・ドレイン領域１
１，１２にイオン注入し［第４図ｂ］、ゲート保
護膜形成後A1電極１３をソース・ドレイン領域
に形成する［第４図ｃ］。このようにして製造し
た4kbスタチツクRAMのアクセス時間と設計ル
ールの関係を第６図に示す。次にSi上にSiO2を
形成したウエハ上に高融点メタルMo，MoSi2，
TiN（Cu含有）を3000Åデポした後、N2中で800
℃，900℃，1000℃で30分間熱処理し各々のシー
ト抵抗（Ω／□）を測定し、第５図に示した。 第５図において、曲線C1は実施例のCu含有
TiN，曲線D1はMo，曲線E1はMoSi2の電極の結
果である。 第５図から明らかなように、Cu含有TiNの熱
処理後のシート抵抗は変化がなく、従来高融点金
属のうち実用性が高いMoやMoSi2よりも高温熱
処理に耐えることがわかる。また酸化膜との密着
性もMoやMoSi2と遜色のないことがわかつた。 第６図において曲線C2は高融点金属（シート
抵抗0.3〜Ω／□）、曲線D2は高融点金属（シート
抵抗20Ω／□）、曲線E2は多結晶Si（シート抵抗
20Ω／□）の関係曲線である。 第６図からみてわかるように、多結晶Siゲート
で微細化によりアクセス時間を短かくできるのは
1.5μmルールまでであるが、Cu含有TiNを用いれ
ばMoS2（900℃，2Ω／□）を用いた場合よりも
1.5μm以下の設計ルールにおいてアクセス時間を
短縮できる効果がある。たとえば1μmの設計ルー
ルで10nsecのアクセス時間にすることが可能とな
つた。 第三実施例として、TiNにCuを0.01〜５％含
有させたゲート電極のGaAs及びGaPを用いて
FETやダイオードを製作したところ、−族
半導体との密着力も大幅にできること、またゲー
ト・ソースのセルフアラインによつて大幅な工程
の短縮ができることもわかつた。 なお、以上の実施例では高融点金属の化合物と
してTiNのみを示したが、Ti，Zr，Hf，Ta，Ｗ
それぞれの窒化物、炭化物、及び珪化物について
も同様な特性を示すことが判つた。それら引張強
度の結果を第７図に示す。炭化物の場合は、約２
％のCu含有率で引張強度が最大になり、珪化物
の場合は、約３％のCu含有率で引張強度が最大
になり、炭化物、珪化物ともに0.01％と５％で従
来方式とほぼ同等の引張強度となり、0.01％より
含有率が小さい場合、５％より含有率が大きくな
つた場合ともに引張強度が急激に弱くなる。実際
これはメタル・メタル間の反応の問題のために生
じるものと考えられる。 ［発明の効果］ 以上の実施例に説明したように、この発明の半
導体装置によれば、高速高集積のSi−LSIや
GaAs−LSI等に好適であり、従来の多結晶Siゲ
ートプロセスと同一工程の製造方法で製造できる
半導体装置が提供される。また、熱処理工程にお
いて電極や電極配線に機械的強度及び電気特性の
劣化の少ない半導体装置が提供できる。
にＢ電極が最も悪いが、これは熱処理後にTiN
とNiとの間の密着力が低下することに起因する
と考えられる。これに対し本発明を適用したＣ電
極構造は、電気特性においてＡ，Ｂよりいちぢる
しく優れており、前記機械的強度に関する試験結
果と併せ考えると、Ｃ電極では熱処理後も密着性
が損なわれていないことがわかる。 次に第二実施例として、TiNターゲツトとCu
を含むターゲツトを同時にスパツタさせてCuを
0.01〜５％含有するTiNをゲート電極とした4kb
スタテイツクRAMを、従来の多結晶Siゲートプ
ロセスと同一工程で製作し、対照例としてMo電
極呼びMoSi2電極のものを同一工程で製作した。
第４図にそのFET部分の概略製造工程を示した。
基板７上にフイールド酸化膜８を形成後エツチン
グ開口し［第４図ａ］、次いでゲート酸化膜９を
形成した後、Cu含有TiNゲート電極１０を形成
し、これをマスクにしてソース・ドレイン領域１
１，１２にイオン注入し［第４図ｂ］、ゲート保
護膜形成後A1電極１３をソース・ドレイン領域
に形成する［第４図ｃ］。このようにして製造し
た4kbスタチツクRAMのアクセス時間と設計ル
ールの関係を第６図に示す。次にSi上にSiO2を
形成したウエハ上に高融点メタルMo，MoSi2，
TiN（Cu含有）を3000Åデポした後、N2中で800
℃，900℃，1000℃で30分間熱処理し各々のシー
ト抵抗（Ω／□）を測定し、第５図に示した。 第５図において、曲線C1は実施例のCu含有
TiN，曲線D1はMo，曲線E1はMoSi2の電極の結
果である。 第５図から明らかなように、Cu含有TiNの熱
処理後のシート抵抗は変化がなく、従来高融点金
属のうち実用性が高いMoやMoSi2よりも高温熱
処理に耐えることがわかる。また酸化膜との密着
性もMoやMoSi2と遜色のないことがわかつた。 第６図において曲線C2は高融点金属（シート
抵抗0.3〜Ω／□）、曲線D2は高融点金属（シート
抵抗20Ω／□）、曲線E2は多結晶Si（シート抵抗
20Ω／□）の関係曲線である。 第６図からみてわかるように、多結晶Siゲート
で微細化によりアクセス時間を短かくできるのは
1.5μmルールまでであるが、Cu含有TiNを用いれ
ばMoS2（900℃，2Ω／□）を用いた場合よりも
1.5μm以下の設計ルールにおいてアクセス時間を
短縮できる効果がある。たとえば1μmの設計ルー
ルで10nsecのアクセス時間にすることが可能とな
つた。 第三実施例として、TiNにCuを0.01〜５％含
有させたゲート電極のGaAs及びGaPを用いて
FETやダイオードを製作したところ、−族
半導体との密着力も大幅にできること、またゲー
ト・ソースのセルフアラインによつて大幅な工程
の短縮ができることもわかつた。 なお、以上の実施例では高融点金属の化合物と
してTiNのみを示したが、Ti，Zr，Hf，Ta，Ｗ
それぞれの窒化物、炭化物、及び珪化物について
も同様な特性を示すことが判つた。それら引張強
度の結果を第７図に示す。炭化物の場合は、約２
％のCu含有率で引張強度が最大になり、珪化物
の場合は、約３％のCu含有率で引張強度が最大
になり、炭化物、珪化物ともに0.01％と５％で従
来方式とほぼ同等の引張強度となり、0.01％より
含有率が小さい場合、５％より含有率が大きくな
つた場合ともに引張強度が急激に弱くなる。実際
これはメタル・メタル間の反応の問題のために生
じるものと考えられる。 ［発明の効果］ 以上の実施例に説明したように、この発明の半
導体装置によれば、高速高集積のSi−LSIや
GaAs−LSI等に好適であり、従来の多結晶Siゲ
ートプロセスと同一工程の製造方法で製造できる
半導体装置が提供される。また、熱処理工程にお
いて電極や電極配線に機械的強度及び電気特性の
劣化の少ない半導体装置が提供できる。
第１図は本発明半導体装置の導電部の特性試験
用試片の縦断面図、第２図は第１図試片の熱処理
後の機械的特性を比較したグラフ、第３図は第１
図試片の熱処理後の電気特性を比較したグラフ、
第４図は本発明第二実施例の製造工程図、第５図
は本発明の導電部シート抵抗の熱処理温度依存性
を比較したグラフ、第６図は本発明半導体装置に
おけるアクセス時間の設計ルール依存性を比較し
たグラフ、第７図，第８図は本発明実施例におけ
る引張強度を示すグラフである。 １……P+型半導体、２……N-型半導体、３…
…N+型半導体、４……電極、５……はんだ層、
６……ステム、７……基板、８……フイールド酸
化膜、９……ゲート酸化膜、１０……ゲート電
極。
用試片の縦断面図、第２図は第１図試片の熱処理
後の機械的特性を比較したグラフ、第３図は第１
図試片の熱処理後の電気特性を比較したグラフ、
第４図は本発明第二実施例の製造工程図、第５図
は本発明の導電部シート抵抗の熱処理温度依存性
を比較したグラフ、第６図は本発明半導体装置に
おけるアクセス時間の設計ルール依存性を比較し
たグラフ、第７図，第８図は本発明実施例におけ
る引張強度を示すグラフである。 １……P+型半導体、２……N-型半導体、３…
…N+型半導体、４……電極、５……はんだ層、
６……ステム、７……基板、８……フイールド酸
化膜、９……ゲート酸化膜、１０……ゲート電
極。
Claims (1)
- 【特許請求の範囲】 １ Ti，Zr，Hf，Ta，Ｗの少なくとも一つの化
合物から成り、該化合物が窒化物、炭化物若しく
は珪化物である第一の薄膜と、Cuを0.01〜５％含
有するとともにTi，Zr，Hf，Ta，Ｗ，Ni，Co，
Al，Au，Ptの少なくとも一つから成る第二の薄
膜とを積層して構成された電極若しく電極配線等
の導電部を有していることを特徴とする半導体装
置。 ２ Cuを0.01〜５％含有するとともにTi，Zr，
Hf，Ta，Ｗの少なくとも一つの化合物から成
り、該化合物が窒化物、炭化物若しくは珪化物で
ある第一の薄膜と、Ti，Zr，Hf，Ta，Ｗ，Ni，
Co，Al，Au，Ptの少なくとも一つから成る第二
の薄膜とを積層して構成された電極若しく電極配
線等の導電部を有していることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041470A JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041470A JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168666A JPS59168666A (ja) | 1984-09-22 |
| JPH0427710B2 true JPH0427710B2 (ja) | 1992-05-12 |
Family
ID=12609251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041470A Granted JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168666A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JPS6298723A (ja) * | 1985-10-25 | 1987-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの電極製造方法 |
| US5016081A (en) * | 1989-03-22 | 1991-05-14 | At&T Bell Laboratories | Mobile ion getterer for metal conductors |
| CA2014296C (en) * | 1989-04-21 | 2000-08-01 | Nobuo Mikoshiba | Integrated circuit |
-
1983
- 1983-03-15 JP JP58041470A patent/JPS59168666A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168666A (ja) | 1984-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| JPS5863174A (ja) | 導電性構造体の形成方法 | |
| JPS5846192B2 (ja) | 接点構造体 | |
| JPH0427710B2 (ja) | ||
| JP3021996B2 (ja) | アルミニウム配線およびその形成方法 | |
| JPS6364057B2 (ja) | ||
| JPS62111466A (ja) | 半導体装置 | |
| JPS59197162A (ja) | 半導体装置 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JPH0864801A (ja) | 炭化けい素半導体素子およびその製造方法 | |
| JPS5898963A (ja) | 半導体装置 | |
| JPS59177926A (ja) | 半導体装置の製造方法 | |
| JPH0417338A (ja) | 半導体装置 | |
| JPS6254960A (ja) | Ｍｉｓ形電界効果トランジスタ | |
| JP3149584B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05326518A (ja) | 半導体装置、周辺配線並びにそれらの製造方法 | |
| JPS6118153A (ja) | 半導体装置およびその製造方法 | |
| JPH0363225B2 (ja) | ||
| JPS61248472A (ja) | Ｍｏｓ半導体装置 | |
| JPS60192371A (ja) | 半導体装置及びその製造方法 | |
| JPS6024062A (ja) | 半導体装置の製造方法 | |
| JPS61225838A (ja) | 電極配線の形成方法 | |
| JPS6161264B2 (ja) | ||
| JPS6113644A (ja) | 電極配線 | |
| JPH0472385B2 (ja) |