JPS6050961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6050961A JPS6050961A JP15870283A JP15870283A JPS6050961A JP S6050961 A JPS6050961 A JP S6050961A JP 15870283 A JP15870283 A JP 15870283A JP 15870283 A JP15870283 A JP 15870283A JP S6050961 A JPS6050961 A JP S6050961A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
- 238000002844 melting Methods 0.000 claims abstract description 20
- 230000008018 melting Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 1
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- 239000011733 molybdenum Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 239000000203 mixture Substances 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 62
- 230000015556 catabolic process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 7
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910000997 High-speed steel Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- VIKNJXKGJWUCNN-XGXHKTLJSA-N norethisterone Chemical compound O=C1CC[C@@H]2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 VIKNJXKGJWUCNN-XGXHKTLJSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法の改良に関する。
周知の如く、半おＩ体デバイスの微細化はますます進む
一方であるが、いわゆるスケーリング則において縮小比
例定数をＩＡとすると、配線の線幅、配線材料の膜厚は
それぞれ１４倍になるとしても、例えば半導体メモリー
の場合記憶容量増大の要求からチップサイズは小さくな
らず、配線長は１４倍にならないので配線抵抗はに倍で
なく、むしろに２倍に近くなるので配線抵抗による動作
の遅延を防止するためには、少しでも配線材料の比抵抗
を下ける必要がある。
一方であるが、いわゆるスケーリング則において縮小比
例定数をＩＡとすると、配線の線幅、配線材料の膜厚は
それぞれ１４倍になるとしても、例えば半導体メモリー
の場合記憶容量増大の要求からチップサイズは小さくな
らず、配線長は１４倍にならないので配線抵抗はに倍で
なく、むしろに２倍に近くなるので配線抵抗による動作
の遅延を防止するためには、少しでも配線材料の比抵抗
を下ける必要がある。
従来、半導体装置例えばＭＯ８型トランジスタのケ゛−
Ｆ電極の材料は、不純物をドープした比抵抗の大きい多
結晶シリコン層であり、ゲート配圧劣化を防ぐためにこ
の多結晶シリコン層を厚くするので、シート抵抗が高く
なり、上記の動作遅延の問題があった。
Ｆ電極の材料は、不純物をドープした比抵抗の大きい多
結晶シリコン層であり、ゲート配圧劣化を防ぐためにこ
の多結晶シリコン層を厚くするので、シート抵抗が高く
なり、上記の動作遅延の問題があった。
このようなことから、素子の微細化に伴う配線抵抗の増
加に対応するために、多結晶シリコン層上によシ比抵抗
の低い高融点金属シリサイド層を被着した７１？リサイ
ド・溝道を採用する傾向がある。ところで、ポリサイド
構造において、下地の多結晶シリコン層の膜厚は２００
０ Ｘ以上であった。このように、２０００ Ｘ以上の
厚い多結晶シリコン層を使用している理由は、ＩＢＭの
Ｃ，Ｋｏｂｕｒｇｅｒ 、 Ｍ、ｌ５ｈａｑ 、 Ｈ，
ＧｅＩｐｅｌの報告（１９８０ＥＣ８Ｓｐｒｉｎｇ Ｍ
ｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ Ｎｏ、１６２４２８
ｐ）のように２ｏｏｏＸより薄い多結晶シリコン膜の場
合、第１図に示す如くケ゛−ト耐圧が極端に低くなるか
らである。しかしながら、ポリサイドの全体の膜厚は、
その上の配線の断切れ等を防止するためにはむやみに厚
くできず、多結晶シリコン層の膜厚の増加は高融点金属
シリサイド層の膜厚の減少にむすびつき、必然的に全体
のシート抵抗を増加させる。
加に対応するために、多結晶シリコン層上によシ比抵抗
の低い高融点金属シリサイド層を被着した７１？リサイ
ド・溝道を採用する傾向がある。ところで、ポリサイド
構造において、下地の多結晶シリコン層の膜厚は２００
０ Ｘ以上であった。このように、２０００ Ｘ以上の
厚い多結晶シリコン層を使用している理由は、ＩＢＭの
Ｃ，Ｋｏｂｕｒｇｅｒ 、 Ｍ、ｌ５ｈａｑ 、 Ｈ，
ＧｅＩｐｅｌの報告（１９８０ＥＣ８Ｓｐｒｉｎｇ Ｍ
ｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ Ｎｏ、１６２４２８
ｐ）のように２ｏｏｏＸより薄い多結晶シリコン膜の場
合、第１図に示す如くケ゛−ト耐圧が極端に低くなるか
らである。しかしながら、ポリサイドの全体の膜厚は、
その上の配線の断切れ等を防止するためにはむやみに厚
くできず、多結晶シリコン層の膜厚の増加は高融点金属
シリサイド層の膜厚の減少にむすびつき、必然的に全体
のシート抵抗を増加させる。
また、従来、ＰＯＣｌ２によってリン拡散した多結晶シ
リコン層上に高融点金属シリサイド層を被着したポリサ
イド構造が知られでいる。しかしながら、こうした構造
を翁するＭＯＳ ｇ ）ランジスタの場合、リン拡散に
際し、酸化性雰囲気のため表面付近のシリコンが酸化物
と乃、って消費されるので、下地の多結晶シリコン層が
簿い場合、リン拡散後の多結晶シリコン層上の酸化膜を
除去した後に制御性よく多結晶シリコン層を残すことが
りゝＩＬＬい。また、リン拡散後は、通常不純物濃度が
高くなりすぎるだめ大気中で多結晶シリコン層表面が酸
化しやすく、この自然酸化膜によシ多結晶シリコン層と
この一ヒに被形する高融点金属シリサイド層の電気的接
触のオーミック接触を妨げられやすい。そして、とれを
防止するためには高融点金属シリサイド層を稚苗するだ
めの装置内で、真空中にてバックスパッタ等の手法で表
面の自然酸化膜を取シ除く必要があり、工程が複雑で工
業生産上望ましくない。
リコン層上に高融点金属シリサイド層を被着したポリサ
イド構造が知られでいる。しかしながら、こうした構造
を翁するＭＯＳ ｇ ）ランジスタの場合、リン拡散に
際し、酸化性雰囲気のため表面付近のシリコンが酸化物
と乃、って消費されるので、下地の多結晶シリコン層が
簿い場合、リン拡散後の多結晶シリコン層上の酸化膜を
除去した後に制御性よく多結晶シリコン層を残すことが
りゝＩＬＬい。また、リン拡散後は、通常不純物濃度が
高くなりすぎるだめ大気中で多結晶シリコン層表面が酸
化しやすく、この自然酸化膜によシ多結晶シリコン層と
この一ヒに被形する高融点金属シリサイド層の電気的接
触のオーミック接触を妨げられやすい。そして、とれを
防止するためには高融点金属シリサイド層を稚苗するだ
めの装置内で、真空中にてバックスパッタ等の手法で表
面の自然酸化膜を取シ除く必要があり、工程が複雑で工
業生産上望ましくない。
本発明は上記事情に鑑みてなされたもので、ポリサイド
構造における多結晶シリコン層の膜厚を１５００ Ｘ以
下とすることにょシ、多結晶シリコン層の上部に被着す
る尚融点金属シリサイド層の膜厚を厚くしてシート抵抗
を下げるとともに、ダート耐圧の劣化、段差上での電極
の断切れを阻止し７た半導体装置の製造方法を提供する
ことを目的とするものである。
構造における多結晶シリコン層の膜厚を１５００ Ｘ以
下とすることにょシ、多結晶シリコン層の上部に被着す
る尚融点金属シリサイド層の膜厚を厚くしてシート抵抗
を下げるとともに、ダート耐圧の劣化、段差上での電極
の断切れを阻止し７た半導体装置の製造方法を提供する
ことを目的とするものである。
本発明は、表面に素子分離領域を有する半導体基板上に
ケ゛−ト絶縁膜を介して膜厚１５００ Ｘ以下の多結晶
シリコン層を形成した後、この多結晶シリコン層上に該
多結晶シリコン層との膜厚の和が３５００〜５０００
Ｘとなるように高融点金属層又は冒融点金属シリサイド
層を形成し、しかる後この高融点金属層又は冒融点金鵬
シリサイド層及び前記多結晶シリコン層を反応性イオン
エツチングによシ除去してケ゛−ト電極を形成し、更に
とのケゝ−ト電極をマスクとして前記基板に不純物をイ
討ン注入することによって、シート抵抗を下げるととも
に、ケ゛−ト耐圧の劣化、段差上での電極の段切れを阻
止することを図っブζことを骨子とする。
ケ゛−ト絶縁膜を介して膜厚１５００ Ｘ以下の多結晶
シリコン層を形成した後、この多結晶シリコン層上に該
多結晶シリコン層との膜厚の和が３５００〜５０００
Ｘとなるように高融点金属層又は冒融点金属シリサイド
層を形成し、しかる後この高融点金属層又は冒融点金鵬
シリサイド層及び前記多結晶シリコン層を反応性イオン
エツチングによシ除去してケ゛−ト電極を形成し、更に
とのケゝ−ト電極をマスクとして前記基板に不純物をイ
討ン注入することによって、シート抵抗を下げるととも
に、ケ゛−ト耐圧の劣化、段差上での電極の段切れを阻
止することを図っブζことを骨子とする。
ところで、本発明者は、ＰＯＣｌ２によってリン拡散し
た多結晶シリコン層上にモリブデンシリサイド層（４８
ａｔｈ点金属シリサイド層）を被着したポリサイド構造
を有した半導体装置について、多結晶シリコン層の膜）
ｖとケ゛−ト絶縁膜絶縁破懐電界との関係を調べたとこ
ろ、第２図に示す特性図が脣られた。同図により、多結
晶シリコン層の膜厚が１５００Ｘ以下の場合、ケ゛−ト
耐圧が極めて低くなることが４ｔｉＥ ｉｉ、μできる
。
た多結晶シリコン層上にモリブデンシリサイド層（４８
ａｔｈ点金属シリサイド層）を被着したポリサイド構造
を有した半導体装置について、多結晶シリコン層の膜）
ｖとケ゛−ト絶縁膜絶縁破懐電界との関係を調べたとこ
ろ、第２図に示す特性図が脣られた。同図により、多結
晶シリコン層の膜厚が１５００Ｘ以下の場合、ケ゛−ト
耐圧が極めて低くなることが４ｔｉＥ ｉｉ、μできる
。
まだ、全体の膜厚が４０００ Ｘの場合の・モリブデン
シリサイド層のシート抵抗の多結晶シリコン層の膜厚依
存性をＷｌｌべたととる、第３図に示す特性図が待もれ
た。同図によシ、多結酷シリコン層の膜厚が１５００ス
よシ大きいとき、シート抵抗が急増することが確認でき
る。
シリサイド層のシート抵抗の多結晶シリコン層の膜厚依
存性をＷｌｌべたととる、第３図に示す特性図が待もれ
た。同図によシ、多結酷シリコン層の膜厚が１５００ス
よシ大きいとき、シート抵抗が急増することが確認でき
る。
以下、本発明をＭＯ８型トランジスタの製造に適用した
場合について第４図（ａ） 、 （ｂ）を参照して説明
する。
場合について第４図（ａ） 、 （ｂ）を参照して説明
する。
印 まず、表面に素子分離領域としてのフィールド絶縁
膜１を有するＳｔ基板（半導体基板）２上にＳＩＯ膜３
を形成した後、とのＳ ＋ ０２膜３上に減圧ＣＶＤ法
により、例えば厚さ１０００Ｘの多結晶シリコン層４を
堆積した。ここで、多結晶シリコン層４のシート抵抗を
下げ、同時に後記高融点金属シリサイド１（転）の電気
的接触のオーミック性を良くするためＫは、多結晶シリ
コン層を堆積後、例えば砒素を低加速電圧４０ＫｅＶ、
ドーズ量３ Ｘ １０１５ｃｍ−２でイオン注入する。
膜１を有するＳｔ基板（半導体基板）２上にＳＩＯ膜３
を形成した後、とのＳ ＋ ０２膜３上に減圧ＣＶＤ法
により、例えば厚さ１０００Ｘの多結晶シリコン層４を
堆積した。ここで、多結晶シリコン層４のシート抵抗を
下げ、同時に後記高融点金属シリサイド１（転）の電気
的接触のオーミック性を良くするためＫは、多結晶シリ
コン層を堆積後、例えば砒素を低加速電圧４０ＫｅＶ、
ドーズ量３ Ｘ １０１５ｃｍ−２でイオン注入する。
つづいて、前記多結晶シリコン層４上に例えばｐｃマグ
ネトロンスノヤツタ法によシ高融点金属シリサイド層５
を形成した（第４図（、）図示）。なお、この高融点金
属シリサイド層５は、前記多結晶シリコン層４の厚さと
の和が３５００〜５ｏｏｏ ｌとなるように堆積した。
ネトロンスノヤツタ法によシ高融点金属シリサイド層５
を形成した（第４図（、）図示）。なお、この高融点金
属シリサイド層５は、前記多結晶シリコン層４の厚さと
の和が３５００〜５ｏｏｏ ｌとなるように堆積した。
ここで、膜厚の和が３５００ Ｘ未満の場合、シート抵
抗が大きくなる恐れがあり、逆に５０００Ｘを越えると
反応性イオンエツチング時間が長くなりレジストのダメ
ージ等を生じやすい。また、前記尚融点金ハシリサイド
層５の金属（ロ）とシリコン（Ｓｔ）との原子量論的組
成比（Ｍ／Ｓｔ）は１／３〜１／２とした。ここで組成
比（ｌｉ）がこの範囲にあれは、シリコンリッチとなシ
、シリライド層５のストレスを低減できるとともに、多
結晶シリコン層４との電気的接触がオーミックとなシや
すく治利である。
抗が大きくなる恐れがあり、逆に５０００Ｘを越えると
反応性イオンエツチング時間が長くなりレジストのダメ
ージ等を生じやすい。また、前記尚融点金ハシリサイド
層５の金属（ロ）とシリコン（Ｓｔ）との原子量論的組
成比（Ｍ／Ｓｔ）は１／３〜１／２とした。ここで組成
比（ｌｉ）がこの範囲にあれは、シリコンリッチとなシ
、シリライド層５のストレスを低減できるとともに、多
結晶シリコン層４との電気的接触がオーミックとなシや
すく治利である。
叩 次に、ＲＩＪ記シリツイド層５、シリコン層４を写
真蝕刻法により、Ｃ１２と０２の混合ガスによる反応性
イオンエツチングによシ適宜エツチングしてシリサイト
ノｅターン５７及びシリコン／母ターン４′からなるケ
゛−ト電極６を形成した。つづいて、このダート電極６
をマスクとして基板２上のＳ ｉ Ｏ２膜３を選択的に
除去してケ−ト絶縁膜２を形成した後、ケ゛−ト電極６
をマスクとして前記基板ノに不純物をイオン注入してソ
ース、ドレイン領域２？、９を形成した。更に、酸化処
理を施して前記シリザイドノ＋ターン５′を結晶化して
ＭＯ８型トランジスタを製造した（第４図（ｂ）図示）
。
真蝕刻法により、Ｃ１２と０２の混合ガスによる反応性
イオンエツチングによシ適宜エツチングしてシリサイト
ノｅターン５７及びシリコン／母ターン４′からなるケ
゛−ト電極６を形成した。つづいて、このダート電極６
をマスクとして基板２上のＳ ｉ Ｏ２膜３を選択的に
除去してケ−ト絶縁膜２を形成した後、ケ゛−ト電極６
をマスクとして前記基板ノに不純物をイオン注入してソ
ース、ドレイン領域２？、９を形成した。更に、酸化処
理を施して前記シリザイドノ＋ターン５′を結晶化して
ＭＯ８型トランジスタを製造した（第４図（ｂ）図示）
。
しかして、本発明によれは、表１ｌＩｕｔこフィールド
絶縁膜１を有する８１基板２上に５ＩＯ２膜３を形成し
た仮、厚さ１０００ Ｘの多結晶シリコン層４を形成し
、災にこの多結晶シリコン層４上に高融点金属シリサイ
ド所；５を該多結晶シリコン層４との膜厚の和が３５０
０〜５０００ Ｘとなるように堆積し、しかる後これら
積層膜をＲＩＥによシ適宜エツチング除去してシリサイ
ド・ぐクーン５′及びシリコンパターン４′からなるダ
ート電極６を形成するため、ダート耐圧を従来と比べ向
上できる。事実、厚さ１０００ Ｘの多結晶シリコン層
に砒素を加速電圧４０ＫｅＶ、ドーズ量３ Ｘ １０１
５ｃｍ−２テイオン注入した後、厚さ３０００ Ｘのモ
リブデンシリサイド膜をＤＣマグネトロンスノ母フッタ
ポリサイド（全体膜厚４０００ Ｘ ）の特性を調べた
ところ、第６区１に示す赴りとｌった。同図によれば、
従来（多結晶シリコン層の厚さが１０００ Ｘの場合）
、第１図及び第２図に示す如く絶縁破懐電昇はほとんど
ＯＭＶ／ｃｍであったのに対し、約５ ＭＶ／ｃｍにピ
ークをもったグラフが得られ、４００Ｘ程度の無欠陥の
熱酪化膜の理想耐圧のＩＯＭＶ／ｃｍのものまでｑｌら
れることか確認できる。なお、これＬ１１膜６に示す如
く、モリブテンシリサイドのみでケ゛−ト箪極をＭ、ｊ
成した場合のフート絶縁破懐電界分布よシも旨亀界側１
でのひている。以上より、本発明か従来技術と比へて馴
しく優れでいることが確認できる。
絶縁膜１を有する８１基板２上に５ＩＯ２膜３を形成し
た仮、厚さ１０００ Ｘの多結晶シリコン層４を形成し
、災にこの多結晶シリコン層４上に高融点金属シリサイ
ド所；５を該多結晶シリコン層４との膜厚の和が３５０
０〜５０００ Ｘとなるように堆積し、しかる後これら
積層膜をＲＩＥによシ適宜エツチング除去してシリサイ
ド・ぐクーン５′及びシリコンパターン４′からなるダ
ート電極６を形成するため、ダート耐圧を従来と比べ向
上できる。事実、厚さ１０００ Ｘの多結晶シリコン層
に砒素を加速電圧４０ＫｅＶ、ドーズ量３ Ｘ １０１
５ｃｍ−２テイオン注入した後、厚さ３０００ Ｘのモ
リブデンシリサイド膜をＤＣマグネトロンスノ母フッタ
ポリサイド（全体膜厚４０００ Ｘ ）の特性を調べた
ところ、第６区１に示す赴りとｌった。同図によれば、
従来（多結晶シリコン層の厚さが１０００ Ｘの場合）
、第１図及び第２図に示す如く絶縁破懐電昇はほとんど
ＯＭＶ／ｃｍであったのに対し、約５ ＭＶ／ｃｍにピ
ークをもったグラフが得られ、４００Ｘ程度の無欠陥の
熱酪化膜の理想耐圧のＩＯＭＶ／ｃｍのものまでｑｌら
れることか確認できる。なお、これＬ１１膜６に示す如
く、モリブテンシリサイドのみでケ゛−ト箪極をＭ、ｊ
成した場合のフート絶縁破懐電界分布よシも旨亀界側１
でのひている。以上より、本発明か従来技術と比へて馴
しく優れでいることが確認できる。
なお、上記実施例では、ＩＶＩＵＳ型トランソスタの製
造に適用した場合について述べたか、これに限らない。
造に適用した場合について述べたか、これに限らない。
例えは、第７図に示すようなりＩｔＡＭにも同様に適用
できる。同図においで、１１は、基板１上にケート絶縁
膜１２を介して設りられたキヤｉｌシタ用′電極である
。このキャパシタ用電極１ノ上には、層間絶縁膜１３を
介しで厚さ１１ＪＯＯＸの多、結晶シリコン珈１４及び
厚さ３０００Å、の高融点金属シリサイド層１５からな
る配線電極１６が設けられている。しかして、第７図の
ＤＲＡＭの配線電極としての特性を調べたところ、３．
５０／口程度の低いシート抵抗が得られた。また、超Ｌ
ＳＩ用の配線電極として考えた場合、段差の激しいＩＣ
チップ上でも断切れを生じないことが必狭とされるが、
線幅２μｍで約１００ａｎの配線がＤＲＡＩＶＩの１６
３８４個のメモリーセルの段差上を走っても途中で切れ
ない確率は９５％であった。
できる。同図においで、１１は、基板１上にケート絶縁
膜１２を介して設りられたキヤｉｌシタ用′電極である
。このキャパシタ用電極１ノ上には、層間絶縁膜１３を
介しで厚さ１１ＪＯＯＸの多、結晶シリコン珈１４及び
厚さ３０００Å、の高融点金属シリサイド層１５からな
る配線電極１６が設けられている。しかして、第７図の
ＤＲＡＭの配線電極としての特性を調べたところ、３．
５０／口程度の低いシート抵抗が得られた。また、超Ｌ
ＳＩ用の配線電極として考えた場合、段差の激しいＩＣ
チップ上でも断切れを生じないことが必狭とされるが、
線幅２μｍで約１００ａｎの配線がＤＲＡＩＶＩの１６
３８４個のメモリーセルの段差上を走っても途中で切れ
ない確率は９５％であった。
これは、従来、モリブデンシリサイドのみの場合の確率
（７５カ）、あるいは多結晶シリコンｊ摸厚２０００Å
、モリブデンシリサイドノ摸厚２ｕｏｕ Ｘの場合の確
率（７８楚）と比較しではるかに浸れている。
（７５カ）、あるいは多結晶シリコンｊ摸厚２０００Å
、モリブデンシリサイドノ摸厚２ｕｏｕ Ｘの場合の確
率（７８楚）と比較しではるかに浸れている。
捷だ、上記実施例では、高融点金属シリサイド層を用い
たが、これに限らず、高融点金城層を用いてもよい。な
お、高融点金属としてはモリブチ゛ン、タングステン、
チタンもしくはタンタル等が挙けられる。
たが、これに限らず、高融点金城層を用いてもよい。な
お、高融点金属としてはモリブチ゛ン、タングステン、
チタンもしくはタンタル等が挙けられる。
〔９れ明の効果〕
以上詳述した如く、本発明によれは、シート抵抗を下げ
るとともに、ケ８−ト剛圧の劣化、段差上での断切れを
改善した信頼性の高い半導体装置の製造方法を提供する
ことを目的とするものである。
るとともに、ケ８−ト剛圧の劣化、段差上での断切れを
改善した信頼性の高い半導体装置の製造方法を提供する
ことを目的とするものである。
第１図はポリサイド構造における多結晶シリコン層の膜
厚とダート絶縁膜との関係を示す特性図、第２図は多結
晶シリコン層の膜厚とゲート絶縁膜絶縁破壊電界との関
係を示す特性図、第３図は多結晶シリコン膜とモリブデ
ンシリサイド膜のシート抵抗との関係を示す特性図、第
４図（ａ） 、 （ｂ）は本発明の一実施例に係るＭＯ
８型トランジスタの製造方法を工程順に示す耐加図、第
５図は本発明に係るＭＯ８型トランジスタの絶縁破壊電
界と絶縁破壊ひん度との関係を示すグラフ、第６図はモ
リブデンシリサイド膜のみでダート電極を構成した場合
のＭＯ８型トランジスタの絶縁破壊電界と絶縁破壊ひん
度との関係を示すグラフ、第７図は第４図（ａ） 、
（ｂ）のＭＯ８型トランジスタで用いられたポリサイド
構造の配線霜１極をイコしたＤＲＡＭの断面図である。 １・・・フィールド絶縁膜（菓子分離領域）、２・・・
ＳＩ基板（半導体基板）、３・・・Ｓ ｒ ０２膜、１
３・・・層間絶縁膜、４．１４・・・多結晶シリコン層
、４′・・・シリコンパターン、５．１５・・・高Ｗｅ
点金Ｍシリザイド層、５′・・・シリコンパターン、
６・・・ダート電極、７・・・ケ°＝１−梗穐岐、８・
・ ントス 領域、９ ・・・ ト′ し イ 左ｈ？
鵠戒 。 出願人代理人 弁理士 鈴 江 武 豚第２図 第３図 ？ 多倚も僕ｄす］し理４力Ｅ（八） 多Ａ占品ミリ］ル用
（ハイス）第４図
厚とダート絶縁膜との関係を示す特性図、第２図は多結
晶シリコン層の膜厚とゲート絶縁膜絶縁破壊電界との関
係を示す特性図、第３図は多結晶シリコン膜とモリブデ
ンシリサイド膜のシート抵抗との関係を示す特性図、第
４図（ａ） 、 （ｂ）は本発明の一実施例に係るＭＯ
８型トランジスタの製造方法を工程順に示す耐加図、第
５図は本発明に係るＭＯ８型トランジスタの絶縁破壊電
界と絶縁破壊ひん度との関係を示すグラフ、第６図はモ
リブデンシリサイド膜のみでダート電極を構成した場合
のＭＯ８型トランジスタの絶縁破壊電界と絶縁破壊ひん
度との関係を示すグラフ、第７図は第４図（ａ） 、
（ｂ）のＭＯ８型トランジスタで用いられたポリサイド
構造の配線霜１極をイコしたＤＲＡＭの断面図である。 １・・・フィールド絶縁膜（菓子分離領域）、２・・・
ＳＩ基板（半導体基板）、３・・・Ｓ ｒ ０２膜、１
３・・・層間絶縁膜、４．１４・・・多結晶シリコン層
、４′・・・シリコンパターン、５．１５・・・高Ｗｅ
点金Ｍシリザイド層、５′・・・シリコンパターン、
６・・・ダート電極、７・・・ケ°＝１−梗穐岐、８・
・ ントス 領域、９ ・・・ ト′ し イ 左ｈ？
鵠戒 。 出願人代理人 弁理士 鈴 江 武 豚第２図 第３図 ？ 多倚も僕ｄす］し理４力Ｅ（八） 多Ａ占品ミリ］ル用
（ハイス）第４図
Claims (3)
- （１）表面に素子分離領域を有する半導体基板上にケ゛
−ト絶縁膜を介して膜厚１５００ Ｘ以下の多結晶シリ
コン層を形成する工程と、この多結晶シリコン層上に該
多結晶シリコン層との膜厚の和が３５００〜５０００
Ｘとなるように高融点金属層又は高融点金属シリサイド
層を形成する工程と、この高融点金属膜又は高融点金属
シリサイド層及び前記多結晶シリコン層を反応性イオン
エツチングによシ除去しダート電極を形成する工程と、
このダート電極をマスクとして前記基板に不純物をイオ
ン注入する工程とを具備することを特徴とする半導体装
置の製造方法。 - （２）半導体基板上にダート絶縁膜を介して多結晶シリ
コン層を形成した後、この多結晶シリコン層に不純物を
イオン注入することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - （３） 高融点金属層の材料としてモリブデン、タング
ステン、チタンもしくはタンタルを用いることを特徴と
する特許請求の範囲＠１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158702A JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158702A JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050961A true JPS6050961A (ja) | 1985-03-22 |
| JPH0658965B2 JPH0658965B2 (ja) | 1994-08-03 |
Family
ID=15677487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58158702A Expired - Lifetime JPH0658965B2 (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658965B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016854A1 (de) * | 1995-11-01 | 1997-05-09 | Amo Gmbh | Halbleiter-bauelement mit prismenförmigem kanalbereich |
| CN100365674C (zh) * | 2003-11-29 | 2008-01-30 | 三星Sdi株式会社 | 平板显示器和制造该平板显示器的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354978A (en) * | 1976-10-29 | 1978-05-18 | Toshiba Corp | Insulated gate type field effect element |
| JPS5488783A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
| JPS5759386A (en) * | 1980-08-18 | 1982-04-09 | Fairchild Camera Instr Co | Silicide layer exfoliating technique on silicon |
-
1983
- 1983-08-30 JP JP58158702A patent/JPH0658965B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354978A (en) * | 1976-10-29 | 1978-05-18 | Toshiba Corp | Insulated gate type field effect element |
| JPS5488783A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
| JPS5759386A (en) * | 1980-08-18 | 1982-04-09 | Fairchild Camera Instr Co | Silicide layer exfoliating technique on silicon |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016854A1 (de) * | 1995-11-01 | 1997-05-09 | Amo Gmbh | Halbleiter-bauelement mit prismenförmigem kanalbereich |
| CN100365674C (zh) * | 2003-11-29 | 2008-01-30 | 三星Sdi株式会社 | 平板显示器和制造该平板显示器的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658965B2 (ja) | 1994-08-03 |
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